1. 서 론

현대의 전력전자 분야에서 MOSFET과 IGBT와 같은 전력 반도체 소자들이 다양한 전력변환장치에 적용되고 있다. 한편 소비자들은 이러한 전력변환장치가 더 높은 전력 밀도와 효율을 갖기를 요구해왔다. Si 기반 전력 반도체 소자는 위와 같은 요구들을 만족하기 위해 지속적으로 발전을 해왔으나 기술적으로 그 한계에 도달하였다⁽¹⁾. 최근 등장한 WBG 전력 반도체 소자는 우수한 물질적 특성을 이용하여 동일한 전력 레벨에서 고속 스위칭을 통한 높은 전력 밀도와 고효율을 달성할 수 있는 등 Si 기반 전력 반도체의 기술적 한계를 뛰어넘는 것을 가능하게 했다⁽²⁾-⁽⁷⁾.

하지만 WBG 소자는 큰 di/dt, dv/dt로 인해 스위칭 과도구간에서 기생 인덕턴스의 영향을 크게 받는다. 이러한 영향은 ringing 및 overshoot와 같은 형태로 나타나며 소자로 하여금 작게는 손실의 증가부터 크게는 소손까지 이르게 한다⁽⁷⁾. 따라서 WBG 소자를 전력변환장치에 적용하기 위해서는 기생 인덕턴스 저감을 통해 di/dt, dv/dt로 인한 영향을 줄여야 한다. 이때, 기생 인덕턴스 저감을 위해서는 스위칭 시 전류 분포를 고려한 동적 파워 루프 내의 인덕턴스 해석이 필수적이다. 만약 동적 파워 루프에 대한 고려가 충분히 이루어지지 못하는 경우, 전체 기생 인덕턴스는 감소하나 ringing 및 overshoot를 유발하는 유효 기생인덕턴스는 효과적으로 감소되지 않을 수 있다.

회로 내에 존재하는 기생 인덕턴스와 같은 회로 정수의 해석을 위해 유한요소기법(Finite Element Method)이 널리 사용되고 있다. 일반적으로 유한요소기법은 회로 정수 해석의 높은 정확성을 확보하기 위해 충분한 Mesh 분할을 필요로 한다. 그러나 Mesh 분할의 증가는 연산량을 증가시키므로 많은 해석 비용이 요구된다. 참고논문⁽⁸⁾과 참고논문⁽⁹⁾에서는 효과적인 Mesh 분할을 통해 회로 정수의 해석 정확성을 확보하면서도 해석 비용을 줄이기 위한 유한요소 분할 기법이 소개되었다. 그러나 이러한 유한 요소기법들은 두 지점 간의 회로 정수를 해석하는 point-to-point 해석 기법으로, 파워 루프 내의 기생 인덕턴스에 대한 정확한 해석 결과를 제시하지는 못한다.

참고논문⁽¹⁰⁾은 기생 인덕턴스 저감을 위한 수직 격자 루프 구조를 제안하고, 유한요소기법을 이용한 파워 루프내의 기생 인덕턴스 해석 결과를 제시하였다. 이때 기생 인덕턴스에 대한 정확한 추출을 위해 파워 루프를 해석한 후, 루프 내 주요 소자 사이에 존재하는 기생 인덕턴스를 추출하였다. 그러나 파워 루프 해석 시 단순히 2개의 전력반도체와 decoupling capacitor로 형성되는 단일의 정적 파워 루프에 대한 해석 결과를 제시함으로써 유효 기생인덕턴스에 대한 정확한 결과를 제시하지는 못했다. 또한 기생 인덕턴스의 편리한 해석을 위해 주요 소자 사이의 전류 경로를 단일로 가정하였다. 이로 인해 파워 루프가 전력 부스바 또는 Copper Plate와 같이 넓은 전류 도통 영역으로 형성되는 경우, 루프 내 주요 소자 사이의 다양한 전류 경로로 인해 유효 기생인덕턴스 해석의 오차가 커지는 단점을 가진다.

참고논문⁽¹¹⁾에서는 스위칭 시 전류 흐름을 해석하여 스위치 도통에 따라 형성되는 두 개의 파워 루프로 이루어진 동적 파워 루프를 구성함으로써 유효 기생인덕턴스 해석에 대한 정확성을 높일 수 있었다. 그러나 기생 인덕턴스 해석 시 넓은 전류 도통 영역으로 인해 나타나는 주요 소자 사이의 다양한 전류 경로에 대한 고려는 없었다.

본 논문에서는 전력 회로 보드의 유효 기생인덕턴스 해석을 위해 다양한 전류 경로를 고려한 집중 정수 기반의 파워 루프 해석 기법을 제안한다. 제안한 파워 루프 해석 기법은 스위칭 시 동적 파워 루프를 해석한 후, Ansys 사의 Q3D를 이용하여 주요 소자 사이에 구성되는 기생 인덕턴스를 추출하는 유한 요소기법을 적용한다. 또한 넓은 전류 도통 영역을 가지는 전력 회로에서 주요 소자 사이의 구성되는 다양한 전류 경로를 고려하기 위하여 전류가 흐를 수 있는 point를 다중으로 선정하여 유효 인덕턴스를 추출한다. 다양한 전류 경로 하에서의 유효 기생인덕턴스 해석에 대한 정확성을 검증하기 위해, 추출 결과를 바탕으로 LTSPICE 회로 모델을 구축하고 단일 주파수 전압원에 의한 시뮬레이션을 수행한다. 스위칭 시 전력 회로 보드의 동적 파워 루프내의 전류 분포 해석을 위해 추출된 유효 인덕턴스를 이용한 DPT(Double Pulse Test) 회로 시뮬레이션 모델을 구축하여 회로 시뮬레이션을 수행한다. 마지막으로 회로 시뮬레이션을 이용하여 스위칭 시 과도 구간 동안 전류 및 자속의 변화량을 통한 유효 기생 인덕턴스의 영향력을 분석한다.

2. 기존 파워 루프 해석 기법 분석⁽¹⁰⁾-⁽¹¹⁾

참고논문⁽¹⁰⁾과 참고논문⁽¹¹⁾에서는 회로 내 기생 인덕턴스의 영향을 확인하기 위한 시뮬레이션 회로를 구성하였다. Fig. 1은 기생 인덕턴스 $L_{CL}, L_{CH}, L_{D}, L_{DD}, L_{S}, L_{G}$의 영향을 확인하기 위한 Double Pulse Test 회로를 보여준다. 이 때 $L_{CH}$은 decoupling capacitor부터 상단 스위치(다이오드)까지의 인덕턴스, $L_{CL}$은 decoupling capacitor부터 하단 스위치까지의 인덕턴스, $L_{DD}$는 상단 스위치(다이오드)부터 부하 인덕터까지의 인덕턴스, D는 부하 인덕터부터 하단스위치의 드레인까지의 인덕턴스, $L_{S}$는 스위치 내부의 공통 소스 인덕턴스, $L_{G}$는 게이트 루프 인덕턴스를 나타낸다.

참고논문⁽¹⁰⁾과 참고논문⁽¹¹⁾은 위의 Double Pulse Test의 기생 인덕턴스를 추출하기 위해 동일하게 먼저 파워 루프를 해석하는 과정을 진행하였다. 또한 파워 루프 해석을 통해 기생 인덕턴스를 추출한 후 시뮬레이션 회로에 대입하여 해석하는 과정을 거친다. 하지만 위의 두 참고논문은 파워 루프를 해석하는 과정에 있어 차이점을 보인다. 먼저 참고논문⁽¹⁰⁾은 파워루프 내 기생인덕턴스 합($L_{CL} + L_{CH} + L_{D} + L_{DD} + L_{S}$)을 저감하기 위해 위에서 언급한 기생 인덕턴스로 이루어진 단일의 파워 루프만 해석하였다. Fig. 2는 참고논문⁽¹⁰⁾에서 진행한 파워 루프 해석 방법을 보여준다. 하지만 Fig. 2와 같이 단순히 2개의 전력 반도체와 decoupling capacitor로 구성되는 단일의 정적 파워 루프만을 해석할 경우, 실제 전류 흐름을 고려하지 않았기 때문에 기생 인덕턴스 저감 원리에 따라 정적 파워 루프 내의 전류 흐름을 반대로 설계하여도 기생 인덕턴스 저감 시 di/dt, dv/dt에 의해 영향을 받는 유효 기생인덕턴스 저감에 대한 결과를 제시하기 어렵다. 예를 들어, 정적 파워 루프에 따라 Fig. 1에서의 $L_{CH}$부터 $L_{CL}$까지 형성되는 전류 흐름과 $L_{DD}$부터 $L_{S}$까지의 전류 흐름을 반대로 설계하여도 실제 전류 흐름이 정적 파워 루프와 같이 형성 되지 않기 때문에 유효 기생인덕턴스 저감 결과를 명확하게 제시하지 못한다.

Fig. 1. Double Pulse Test circuit with parasitic inductance

Fig. 2. Single static power loop

Fig. 3 (a),(b)는 참고논문⁽¹¹⁾에서 진행한 파워 루프 해석 방법을 보여준다. 위 해석 방법은 스위칭 도통에 따라 형성되는 전류 흐름을 반영한 파워 루프를 해석할 수 있다. 이러한 방법은 실제 전류 흐름에 따른 해석을 진행하기 때문에 실제 전류 흐름에 따라 di/dt, dv/dt에 의해 영향을 받는 기생 인덕턴스에 의한 영향을 명확히 파악 가능하다. 예를 들어, Fig. 3(a),(b)와 같이 turn-on, off 구간에서의 전류 흐름에 따른 파워 루프를 파악한 후 실제 전류 흐름을 각 layer 별로 반대로하여 설계 시 효과적으로 유효 기생인덕턴스를 저감할 수 있다. 따라서 유효 기생인덕턴스의 저감을 위해서는 전류 흐름을 고려한 동적 파워 루프를 해석하는 것이 필수적이다.

Fig. 3. Dynamic power loop

3. 제안하는 파워 루프 해석 기법

본 장에서는 제안하는 해석 기법을 4단계로 나누어 기술한다. 각 단계는 다중 node 기반 집중 정수 모델링, 모델의 유효성 검증, double pulse test 회로 기반 모델링, 파워 루프 해석으로 구성된다.

3.1 step 1. 다중 node 기반 집중 정부 모델링

본 절에서는 파워 루프가 넓은 전류 도통 영역으로 형성 되는 경우 주요 소자 사이에 형성되는 다양한 전류 경로를 고려하기 위한 모델링 과정을 기술한다. Fig. 4(a)~(c)는 전력 회로 보드 Top면에서의 모든 전류 경로를 고려할 수 있는 해석 방법을 보여준다. 먼저 Fig. 4(a)와 같이 전류가 도통 가능한 시작점(Vout)과 끝점(Source(High), Drain(Low))을 선정한다. Fig. 4(a)의 경우, 전류는 오른쪽 방향으로 흘러야한다. 또한 전력회로보드의 clearance에는 전류가 흐를 수 없다. 따라서 전류의 시작점부터 끝점까지 도달하기 위한 전류는 각 clearance로 인해 분기되어 흐를 것이다. 이에 따라 clearance에 의해 분기되는 전류 방향을 대표할 수 있는 지점을 포인트로 표기한다. 이어서 Fig. 4(b),(c),(d)와 같이 끝점까지의 모든 전류 경로를 고려하여 point를 선정한다. Fig. 4(d)는 Fig. 4(a)~(c)까지의 과정을 통해 선정 된 point를 나타낸다.

Fig. 4. Lumped parameter modeling sequence(top)

이어서 Fig. 5(a)와 Fig. 5(b)는 전력회로보드의 bottom면에서 Fig. 4의 sequence와 동일한 진행 과정을 보여준다. Fig. 5(a)의 경우, 전류의 시작점(VDC, PGND)에서 전류가 출발하여 전류의 끝점(Drain(High), Source(Low))에 도달하기 위해서는 전류가 오른쪽 방향으로 흘러야한다. Fig. 4와 동일한 원리로 전력회로보드의 clearance에는 전류가 흐를 수 없기 때문에 clearance로 인해 분기되는 전류를 Fig. 5(a)와 Fig. 5(b)의 과정을 통해 포인트로 나타내었다. Fig. 5(c)는 Fig. 5(a)와 Fig. 5(b)를 통해 선정된 point를 보여준다.

Fig. 5. Lumped parameter modeling sequence(bottom)

하지만 Fig. 4(d)와 Fig. 5(c)에서 선정한 point를 보면 인접한 지역에 밀집한 point가 존재하는 것을 확인할 수 있다. 각 point는 clearance로 인해 분기 되는 전류를 대표하기 때문에 인접한 지역에 point가 몰려있는 것은 효율적이지 못하다. 이때 임의의 point를 소거하여도 동일한 전류 해석이 가능하다면 해당 point를 소거하는 것으로 효율적인 결과를 얻어낼 수 있다. Fig. 6(a)는 선정 된 point를 단순화하기 위한 방법을 보여준다. 인접한 point를 삼각형으로 연결하고 삼각형의 중점을 새로운 point로 선정하여 세 개의 point를 한 개의 point로 단순화한다. Fig. 6(a)와 같이 삼각형의 각 꼭지점으로 흐르는 전류를 동일하게 나타낼 수 있는 point를 선정하여 소거한다. Fig. 6(b)와 Fig. 6(c)는 Fig. 6(a)를 통해 단순화 된 point를 나타낸다.

Fig. 6. Lumped parameter modeling

3.2 step 2. 집중 정수 모델의 유효성 검증

본 절에서는 Step 1에서 도출한 집중정수 모델의 유효성 검증을 위해 Fig. 6까지의 point를 인덕턴스로 연결하여 모델로 구성한다. 집중 정수 모델의 유효성 검증은 LTSPICE 결과와 Q3D 시뮬레이션 결과를 비교한다. 또한 동일한 상황에서의 비교 및 검증을 위해 시뮬레이션 동작 시 Q3D의 해석 주파수(100MHz)와 동일한 입력 전류(Sine, 100MHz)를 인가한다. Fig. 7(a)와 Fig. 7(b)는 Q3D 시뮬레이션을 통해 추출한 전류 밀도와 전류 흐름을 보여준다. Fig. 8(a)는 Fig. 6(b)에서 선정된 point를 인덕턴스로 연결한 회로를 나타낸다. 또한 Fig. 8(b)는 Fig. 8(a)에 인가한 입력 전류(Sine, 100MHz)가 최대가 될 때의 각 인덕턴스 별 전류 크기와 전류 방향을 보여준다. 이때, Fig. 8(b)의 전류 범위는 입력 전류의 최대 값을 기준으로 하기 위해 Q3D 시뮬레이션 전류 밀도의 최대 값에 비례 상수를 곱하여 계산한다. Fig. 7과 Fig. 8을 비교하면 전류 흐름과 크기가 거의 일치하는 것을 확인할 수 있다.

Fig. 7. Q3D simulation(top)

Fig. 8. Spice simulation(top)

위의 방법과 동일하게 Bottom면의 검증을 진행한다. Fig. 9은 bottom면 상단과 하단에서의 Q3D 시뮬레이션 결과를 나타낸다. Fig. 9(a)와 Fig. 9(b)는 각각 상단 전류 밀도와 전류 흐름을, Fig. 9(c)와 Fig. 9(d)는 하단 전류 밀도와 흐름을 보여준다.

Fig. 9. Q3D simulation(bottom)

Fig. 10(a)와 Fig. 11(a)는 Fig. 6(c)의 point를 인덕턴스로 연결한 회로이다. Top면에서의 유효성 검증 과정과 동일하게 Fig. 9과 Fig. 10, Fig. 11을 비교하면 전류 흐름과 크기가 거의 일치하는 것을 확인할 수 있다. 위의 과정을 통해 분포정수로 존재하는 기생성분을 집중정수로 해석하기 위한 모델의 유효성을 검증하였다.

Fig. 10. Spice simulation circuit(bottom high side)

Fig. 11. Spice simulation circuit(bottom low side)

Fig. 12. Simplified point for Double Pulse Test

3.3 step 3. Double Pulse Test 회로 기반 모델링

본 절에서는 집중 정수 모델의 point 중 동적 파워 루프 해석을 위한 필수적인 point만을 이용한 double pulse test 회로 기반 모델링 과정을 기술한다. Fig. 12(a)와 (b),(c)는 Fig. 6(b)와 Fig. 6(c)의 point 중 double pulse test 회로를 해석하기 위한 필수 point를 나타낸다. 여기서 point 소거는 double pulse test 회로를 구성하는 주요 소자들 사이의 전류 경로를 대표할 수 있는 point만 남길 수 있도록 진행되어야한다. Fig. 12(a)는 double pulse test 회로 중 Vout 과 상단 스위치의 source, 하단 스위치의 drain 사이의 전류 경로를 대표할 수 있는 point만 고려한 결과를 보여준다. 이 중에서 Vout과 상단 스위치의 source 사이의 path는 두 point를 최단 거리로 연결한 직선과 인접한 point만을 해석한다. 예를 들어, Vout(point 1)과 상단 스위치의 source(point 10) 사이의 전류 경로 고려 시 point 1부터 point 2, point 6, point 10까지의 경로가 point 2 상단 영역의 전류를 반영할 수 있다. 또한 Fig. 12(b)는 point 3,4와 point 5부터 point 18사이의 path를 통해 스위치와 decoupling capacitor, VDC, 간 path를 대표할 수 있다. Fig. 13는 Fig. 12의 point를 인덕턴스로 연결한 double pulse test 회로를 나타낸다. 시뮬레이션 시 스위치 소자는 Rohm 사의 SCT3030AR을 사용하였고, 부하 인덕터는 100uH, DC전압은 100V이다.

Fig. 13. Double Pulse Test Circuit

3.4 step 4. 파워 루프 해석

본 절에서는 step 3에서 도출한 double pulse test 회로를 통해 파워 루프를 해석하기 위한 과정을 기술한다. Fig. 14은 하나의 도체에서의 집중 정수 기반 기생 인덕턴스 모델을 보여준다. 여기서 L은 기생인덕턴스, I는 L에 흐르는 전류, V는 L에 유기 되는 전압, $\phi$는 I에 의해 형성되는 자속을 의미한다. 식(1)은 스위칭 과도구간 동안 기생인덕턴스의 영향을 보여주며, L과 dI/dt의 곱으로 정의된다. 여기서 V는 실제 회로 동작 시 overshoot 및 ringing을 유발하는 요인이 된다. 하지만 이러한 요인은 아직 많은 변수를 포함하고 있다. 따라서 주요한 영향을 미치는 변수만 남기는 작업이 필요하다. 예를 들어, 스위칭 과도구간을 정의하면 변수는 식(2)와 같이 자속의 변화량으로 정리된다. 따라서 파워 루프 해석 시 각 인덕턴스 별 자속의 변화량을 확인하면 스위칭 과도구간 동안 overshoot 및 ringing과 같은 영향을 유발하는 유효 기생 인덕턴스를 알 수 있다.

Fig. 14. Parasitic inductance model

(1)

$L\dfrac{d I}{dt}=V=\dfrac{d\phi}{dt}$

(2)

$L\bullet\Delta I=\Delta\phi$

다음으로 double pulse test 회로의 시뮬레이션 수행 후 Fig. 13의 파워 루프를 해석하는 과정을 기술한다. 먼저 파워 루프를 해석하기 위해 스위칭 과도구간을 정의한다. Fig. 15는 double pulse test 회로의 하단 스위치의 Turn-on, off 시뮬레이션 파형을 보여준다. 여기서 IL은 부하 인덕터 전류, vgs,l은 하단 스위치 게이트-소스 전압, id,h와 id,l은 각각 상단과 하단 스위치의 드레인 전류를 의미한다. Fig. 15와 같이 스위칭 과도구간을 스위치 드레인 전류가 상승하는 시점부터 peak에 도달하는 시점으로 정의한다.

Fig. 15. Switching transient simulation waveform

다음으로 스위칭 과도구간 동안 각 인덕턴스 별 전류 변화량을 파악해야한다. Fig. 16은 정의된 스위칭 과도구간 동안 전력 회로 보드의 각 인덕턴스 별 전류 변화량을 보여준다. Fig. 16에서 전류 변화의 분포를 보면 Top면에서는 point 10과 point 11사이에서 전류의 변화가 크게 형성되는 것을 확인할 수 있으며, Bottom면의 경우 상대적으로 decoupling capacitor (point 5~17, point 23~35)와 상, 하단 스위치(point 18, point 36)사이에서 전류의 변화가 크게 형성되는 것을 확인할 수 있다. 위 과정을 통해 스위칭 과도구간동안 overshoot 및 ringing을 유발하는 인덕턴스 관련 변수를 전부 확인하였다.

Fig. 16. Amount of current change

4. 해석 결과

본 장에서는 step 4에서 도출한 결과를 통해 스위칭 과도구간 동안 소자에 영향을 미치는 유효 기생인덕턴스를 확인하는 과정을 보여준다. Fig. 17은 Fig. 16의 스위칭 과도구간 동안 전류의 변화량에 Fig. 13의 인덕턴스를 곱하여 각 인덕턴스 별 자속의 변화량을 영역그래프로 나타낸다.

Fig. 17. Amount of flux change analysis

Fig. 18. Amount of flux change

Fig. 18은 Fig. 17의 영역그래프 결과를 전력회로보드에 나타내어 보여준다. 여기서 Fig. 18의 자속 변화량 범위는 Fig. 17 영역그래프를 색으로 변환하여 표현하였다. Fig. 18(a)의 Top면에서는 point 10과 point 11사이 구간에서, Bottom면은 상단 스위치(point 18)부터 decoupling capacitor(point 5~17)까지의 구간과 하단 스위치(point 36)부터 decoupling capacitor (point 23~35)까지의 구간에서 자속의 변화량이 크게 형성되며 위의 구간을 파워 루프로 해석 가능하다.

5. 결 론

본 논문에서는 전력 회로 보드의 유효 기생인덕턴스 해석을 위한 집중 정수 기반의 파워 루프 해석 기법을 제안하였다. 제안된 해석 기법은 크게 4단계로 구성 되며, 다중 node 기반 집중 정수 모델링, 집중 정수 모델의 유효성 검증, double pulse test 회로 기반 모델링, 자속의 변화량의 분포를 통한 파워 루프 해석 순으로 기술하였다. 유효 기생인덕턴스 해석을 위해 먼저 스위칭 시 동적 파워 루프를 구성하고 주요 소자 사이에 구성되는 기생 인덕턴스를 추출한다. 다양한 전류 경로 하에서의 유효 기생인덕턴스 해석에 대한 정확성을 LTSPICE 결과와 Q3D 결과 간 비교를 통해 검증하였다. 스위칭 시 전력 회로 보드의 동적 파워 루프 내 전류 분포 해석을 위해 추출된 유효 인덕턴스를 이용한 DPT(Double Pulse Test) 회로 시뮬레이션 모델을 구축하였으며, 시뮬레이션을 통하여 스위칭 시 과도 구간 동안 전류의 변화량을 파악하였다. 마지막으로 과도구간 동안 각 인덕턴스 별 자속 변화량을 통해 유효 기생 인덕턴스를 파악할 수 있었다.

제안한 해석 기법은 넓은 전류 도통 영역을 갖는 전력 회로 보드에서의 스위칭 시 다양한 전류 경로를 파악할 수 있어 과도 구간 분석 시 decoupling capacitor의 효율적인 배치 및 개수 선정과 효과적인 기생 인덕턴스 저감을 위한 가이드라인 제공에 기여할 것으로 예상된다. 또한 제안한 해석 기법을 증명하기 위한 전력회로보드는 자속의 변화량이 상대적으로 크게(빨간색) 나타나는 구간의 전류를 반대로 흐르게 설계를 하였다. 본 논문에서 활용한 전력회로보드는 참고 논문⁽¹⁰⁾에서 제안한 기생 인덕턴스 저감 기법이 명확하게 이루어졌다는 것을 보여줄 수 있다.