2.1 범용 추출기법의 종류

EMI 전도 노이즈를 분석하는 과정에서 전자기학의 Maxwell 방정식을 기반으로 해석하는 방법이 가장 널리 사용되고 있다. 이 방정식은 실험, 분석, 수치 등으로 분류될 수 있으며 주로 사용되고 있는 수치 해석 기법은 고성능 컴퓨터를 기반으로 한 시뮬레이션 소프트웨어로 인하여 가능해졌다. 수치 해석 기법에서 가장 대표적인 방법은 FEM이다. 이 기법은 복잡한 구조를 갖는 형상을 정확히 해석할 수 있는 장점이 있다. 하지만 구조를 포함한 Field 전체를 해석하기 때문에 해석 과정에서 상당한 시간이 소요되고 시간 영역 또는 주파수 영역에서만 해석이 가능한 단점이 있다. 시간 영역과 주파수 영역 모두 해석이 가능한 기법 중, 대표적으로 PEEC 기법이 있다. 이 기법은 유한 요소 해석과 더불어 널이 알려진 기법이나 수 GHz의 초고주파 대역에서 등가회로 추출이 정확하지 않다는 점에서 활용도에 한계가 있었다. 하지만 최근 전력변환장치의 스위칭 주파수가 점점 높아짐에 따라, kHz – MHz 단위의 저주파 분석이 매우 중요해지게 되었다. 따라서 과거 RF 분야에서 크게 주목받지 못한 부분요소 등가회로 추출기법은 전력전자 EMI 분석기법의 좋은 대안이 될 수 있다. 표 1은 범용 전자기 추출기법인 FEM과 PEEC의 특징을 정리한 내용이다⁽¹¹⁾.

2.2 부분요소 등가회로의 정의

PEEC는 전력변환장치의 구성품인 전원 케이블, PCB, Bus-bar 등 기생성분이 포함된 3D 구조물의 특성을 Lumped Element 모델인 등가회로로 추출하는 기법이다. 그림 1은 3D 형상 도체의 PEEC 추출 결과를 보여준다.

그림. 1. 3D 구조 도체의 PEEC 모델

Fig. 1. The PEEC model for 3D structural conductors

3D 구조물을 기본 단위로 나누어 모델을 추출하기 때문에 2D 기반이 추출 대비 형상을 고려하여 모델을 추출할 수 있다. 따라서 형상이 복잡한 구조물에 효과적인 해석이 가능하다. 본 논문에서는 전원 케이블과 PCB 모델 구축을 위해 EMCoS Studio의 3D PEEC 추출기법을 사용하였다⁽¹²⁾.

3.1 전원 케이블 모델링 구축방법

일반적으로 산업에서 사용되는 범용 전원 케이블은 2개의 Line이 Copper 재질의 도체로 구성되고 도체를 감싸는 표면은 PVC 등의 절연 재질로 포장되어 1개의 멀티 케이블로 구성된다. 표 2는 EMCoS Studio를 사용하여 1M 길이의 범용 전원 케이블로 구성한 형상 및 단면을 보여준다.

표 2. 전원 케이블 단면 구성도

Table 2. The power cable section schematic

PEEC 추출기법은 두 내측 도선의 유도성 결합과 용량성 결합 특성을 같이 포함하여 추출할 수 있다. 추출되는 상호 인덕턴스는 추출 요소의 인덕턴스 극성과 실제 전류 인가 방향에 따라 부호가 결정된다. 커플링 요소와 더불어 전원 케이블을 모델링 하는 과정에서 중요한 것은 대지와의 거리를 포함하는 것이다. 실제 케이블과 시험 환경의 대지와의 기생 캐패시턴스 성분이 임피던스 특성에 영향을 미치며 공통 노이즈 전류가 흐르는 루프가 된다. 그림 2는 전원 케이블의 총 길이 및 배치, 대지로부터의 거리가 고려된 모델링 구성을 보여준다. 모델링을 해석하게 되면 SPICE 구조를 갖는 PEEC 특성이 추출되고 이를 이용하여 케이블의 임피던스 특성을 확인할 수 있다. 그림 3은 대지가 모델링 되지 않았을 때의 케이블의 임피던스 특성을 보여준다. 직렬 및 병렬 공진 특성으로 인하여 특정 주파수에서 EMI 전도 노이즈에 영향을 미치게 된다. 하지만 대지와의 관계가 같이 모델링 되지 않았기 때문에 케이블 자체 특성만 반영되어 전체 시스템 레벨에서의 전도 노이즈 분석 정확도는 떨어지게 된다. 반면 그림 4는 실제 시험 조건과 동일한 전원 케이블과 대지의 거리를 반영하여 모델링 하였고 두 모델링의 거리는 CISPR 16-1-2 규정을 따라 바닥으로부터 80cm, 벽면으로부터 40cm를 반영하였다. 대지를 반영하여 해석된 전

그림. 2. 대지와의 거리를 반영한 전원 케이블 모델링

Fig. 2. The modeling of a power cable considering distance from the ground

그림. 3. 대지를 반영하지 않은 전원 케이블의 임피던스 특성

Fig. 3. The impedance characteristics of a power cable without considering the ground

그림. 4. 대지를 반영한 전원 케이블의 임피던스 특성

Fig. 4. The impedance characteristics of a power cable considering the ground

그림. 5. 전원 케이블의 PEEC 추출 결과 (SPICE 모델)

Fig. 5. The extracted results from the PEEC of a power cable (SPICE model)

원 케이블은 대지의 저항 및 인덕턴스 성분이 포함되고 케이블과 대지 사이의 기생 캐패시턴스가 생성되어 공통모드 노이즈의 경로가 생성되기 때문에 대지를 반영하지 않은 전원 케이블 대비 더 많은 직렬 및 병렬 공진 특성이 나타난다. 따라서 전체 시스템 레벨에서 EMI 전도 노이즈 분석이 더욱 정확해지게 된다. 부분요소 등가회로로 구성된 결과는 SPICE 모델로 추출되어 모델링에 적용할 수 있다. 그림 5는 대지를 반영한 전원 케이블의 특성이 PEEC로 추출된 것을 보여준다.

3.2 PCB 모델링 구축방법

PCB 구조의 특성을 반영한 PEEC 모델 추출과정에서 해석할 네트를 선정하는 것은 굉장히 중요하다. PCB 전체를 분석하는 것은 효율적이지 않은 방법일 뿐만 아니라 해석 시간도 기하급수적으로 늘어나게 된다. 따라서 EMI 전도 노이즈의 주요 경로를 잘 확인하여 해석하는 방법이 필요하다. 주요 네트 선정 이후 격자를 구성하는 과정에서 격자의 적정 크기를 구성하여 해석하면 효율적인 분석이 가능하다. 격자의 크기가 과도하게 크면 해석 시간은 단축되나 정밀한 기생 성분의 특성이 도출되지 않으며 격자의 크기가 반대로 과도하게 작으면 해석 시간은 늘어나나 정밀한 기생 성분의 특성이 도출된다. PEEC 모델링을 위한 격자 개수에 대해서는 다양한 논문에서 연구되어왔으나 CE 대역인 150kHz–30MHz에서는 20mm까지 격자의 크기를 유지해도 추출 특성은 3mm와 크게 차이가 없다는 연구결과가 있다⁽¹³⁾.

본 논문에서는 Totem-Pole PFC의 FR-4 재질의 6층 PCB 기판을 대상으로 PEEC 추출을 진행하였다. 그림 6은 PCB 기판의 Stack-up 정보를 보여주며 그림 7은 전체 Layout 정보를 나타낸다. 효율적인 분석을 위해 주요 전원이 흐르는 네트는 정밀한 기생 성분을 추출하기 위해 2mm 격자로 구성하고 유전 기판은 10mm 격자로 생성하였다. 그림 8은 격자를 생성한 PCB 모델링을 보여준다. 화살표의 방향은 초기 설정된 전류의 방향을 나타내며 실제 회로에서 전류의 방향이 반대이면 상호 인덕턴스의 부호는 바뀌게 된다. 그림 9는 SPICE 모델로 추출된 각 네트의 부분요소 등가회로의 결과를 보여준다.

그림. 6. Totem-Pole PFC PCB Stack-up 정보 (6층)

Fig. 6. The PCB stack-up information of Totem-Pole PFC

그림. 7. Totem-Pole PFC PCB Layout

Fig. 7. The PCB layout of Totem-Pole PFC

그림. 8. 격자를 생성한 PCB 모델

Fig. 8. The PCB model with generated meshes

그림. 9. PCB PEEC 추출 결과 (SPICE 모델)

Fig. 9. The PCB PEEC extraction result

4.1 수동 소자 고주파 모델링 구축방법

수동 소자의 고주파 모델링을 구축하는 과정에서 기생 성분을 확인하는 것은 매우 중요하다. 인덕턴스와 캐패시턴스는 주파수에 의존하며 자기 공진 주파수(SRF) 대역 이후에 고유의 특성이 바뀌는 특징이 있다. 이러한 특성을 반영한 고주파 모델을 구축해야 정확한 분석이 가능하다. 본 논문에서는 실제 실험에 적용된 전해 캐패시터와 다층 세라믹 캐패시터, 그리고 인덕

표 3. 수동부품의 사양

Table 3. The specifications for passive components

그림. 10. 임피던스와 위상을 반영한 고주파 등가회로 모델

Fig. 10. The high frequency equivalent circuit model considering impedance and phase

터를 임피던스 분석기로 측정하여 실측 데이터를 얻고 시뮬레이션으로 등가회로를 구성하였다. 표 3은 실제 측정한 수동부품의 사양을 보여준다. 그림 10은 임피던스 분석기로 임피던스와 위상을 측정하고 그래프를 등가회로로 구축한 결과를 보여준다. 점선으로 표시된 부분은 수동 소자의 SRF를 나타낸다.

4.2 LISN 모델링 구축방법

Line Impedance Stabilization Network (LISN)은 EMI 전도 노이즈의 발생량을 Spectrum Analyzer 또는 EMI Receiver로 전송하며 주로 전도 노이즈 측정에 이용된다. LISN은 High Pass Filter로 구성되어 전원 노이즈는 차단하고 실험 대상인 전력변환장치에서 발생하는 노이즈를 커플링 커패시터에서 측정한다. 이처럼 시간 영역에서 측정되는 노이즈 전압은 일정한 주기를 가지고 반복하며 LISN에서 관측되고 이를 주파수 영역에서 FFT로 분석하여 EMI 전도 노이즈를 분석할 수 있다. 그림 11은 일반적인 산업 규격인 150kHz-30MHz에서 사용되는 CISPR 16-1-2의 LISN 등가회로 모델을 보여준다.

그림. 11. CISPR 16-1-2 LISN 등가회로 모델

Fig. 11. CISPR 16-1-2 LISN equivalent circuit model

전도 노이즈를 상세히 분석하기 위해서는 LISN의 Measurement Port에서 관측되는 각 라인의 전압 및 전류를 이용하여 공통모드 및 차동모드 노이즈 전압과 전류 계산이 가능하다(1).

4.3 회로 시뮬레이션 모델링 구축방법

그림 12는 일반적인 Totem-Pole bridge-less PFC의 회로도를 간략하게 보여준다. 정류 다이오드를 SiC 계열의 전력반도체로 대체하여 도통 손실의 낮고 이로 인하여 시스템 전체의 고효율 및 고전력밀도를 달성할 수 있다. 본 논문에서는 DC에서 AC로 전력이 변환되는 인버터 동작을 모델링 하기 위하여 그림 13과 같이 전원 및 출력부를 변경하여 회로를 모델링 하였다. 본 논문에서 사용된 PCB 전체 구성은 그림 14로 확인할 수 있다.

인버터 동작의 EMI 전도 노이즈를 분석하기 위해 SPWM 제어 기법을 이용하여 전력반도체의 운전을 모사하기 위해 제어기를 Open-Loop로 구성하였다⁽¹⁴⁾. 그림 15는 전력변환장치에서 사용되는 일반적인 SPWM 제어 기법의 원리를 보여준다.

그림. 12. 일반적인 Totem-Pole bridge-less PFC

Fig. 12. The conventional Totem-Pole bridge-less PFC

그림. 13. Totem-Pole bridge-less PFC의 인버터 동작 모드

Fig. 13. The inverter operation mode of Totem-Pole bridge-less PFC

그림. 14. Totem-Pole PFC PCB 전체 구성도

Fig. 14. The Totem-Pole PFC PCB overall configuration

그림. 15. SPWM 제어 기법의 원리

Fig. 15. The principle of SPWM control technique

표 4는 본 논문에서 EMI 전도 노이즈를 측정할 Totem-Pole PFC 전력변환장치의 전기적 사양을 정리한 내용이다. 제어 주파수는 일반적인 Sine, 60Hz를 선정하였고 전송 주파수는 195kHz를 선정하였다.

전력반도체는 스위칭 손실이 작고 기생 인덕턴스의 최소화를 위해 게이트 드라이버 소스가 분리된 Rohm사의 SiC 전력반도체인 SCT3080AR SPICE 모델을 사용하여 기생 성분을 반영하였고 출력전압의 안정화를 위해 TDK사의 B32924A4335M 필름 커패시터를 선정하고 기생성분이 반영된 SPICE 모델을 사용하였다. 그림 16은 ANSYS Twin builder에서 모델링 된 통합 시뮬레이션 모델을 보여준다. 그림 17은 범용 SPICE 회로 해석 소프트웨어에서 해석 가능한 것을 확인하기 위해 LT Spice에서 통합 시뮬레이션 모델을 구성하였다 ^(15-16).

그림. 16. 통합 시뮬레이션 모델 (ANSYS Twin builder)

Fig. 16. The integrated simulation model (ANSYS Twin builder)

그림. 17. 통합 시뮬레이션 모델 (LT Spice)

Fig. 17. The integrated simulation model (LT Spice)

4.4 공통모드 노이즈 경로 모델링 구축방법

EMI 전도 노이즈의 경로는 크게 두 가지 경로로 구분된다. 하나는 회로가 동작하는 전류 경로를 따라 흐르는 차동모드 전류이며 다른 하나는 대지를 통해 흐르는 공통모드 전류 경로이다. 스위칭 노이즈에 의해 발생하는 공통모드 노이즈가 기생 캐패시턴스를 통해 대지로 흐르는 공통 모드 노이즈 경로를 모델링 하기 위해서는 전력변환장치와 대지의 실제 환경 조건을 고려해야 한다. 이 실제 환경은 전원 케이블, LISN, 대지, Heatsink를 포함한 Loop 전체를 포함하기 때문에 Loop의 인덕턴스 성분도 함께 고려해야 한다. Loop 인덕턴스는 네트워크 분석기를 통하여 측정을 통해 임피던스 곡선을 구하고 그 곡선으로부터 공진 주파수 특성을 통해 계산할 수 있다. 하지만 측정 방법이 까다롭고 오차가 존재하며 실제 개발환경을 고려하면 제품이 나오기 전 설계단계에서는 Loop 인덕턴스를 측정할 수 없다. 따라서 시뮬레이션을 통해 Loop 인덕턴스를 사전에 예측하는 방법이 필요하다. 시뮬레이션은 측정 환경과 유사하게 모델링을 한 후 실제 전원 케이블과 연결되는 전력변환장치의 입력단으로부터 대지에 연결되는 LISN 까지의 거리를 Loop 인덕턴스로 설정하여 PEEC로 추출할 수 있다. 시뮬레이션 모델과 측정 환경은 그림 18을 통해 확인할 수 있다.

그림. 18. 공통 모드 노이즈 경로의 PEEC 추출 모델링

Fig. 18. The modeling PEEC extraction of CM mode noise path loop

전력반도체의 스위칭 동작으로 인해 발생하는 스위칭 노이즈는 방열을 위해 MOSFET의 Drain단에 부착된 Heatsink를 통해 대지로 빠져나가 Loop 인덕턴스와 함께 EMI 전도 노이즈에 영향을 미치게 된다. 이로 인해 기생 캐패시턴스 루프가 추가로 발생하게 되고 이 캐패시턴스는 MOSFET의 Drain단과 Heatsink를 임피던스 분석기로 측정하여 구할 수 있다. 본 논문에서는 4개의 SiC MOSFET과 Heatsink 사이의 캐패시턴스를 각각 측정하여 High-Side 단에서는 48.2pF, 54.6pF를, Low-Side 단에서는 13.7pF, 11.6pF의 기생 캐패시턴스를 측정하였다. 그림 19에서는 Loop 인덕턴스와 Drain단과 Heatsink 사이의 캐패시턴스인 CDH의 경로를 함께 보여준다.

그림. 19. 전력반도체 스위칭 노이즈의 공통 모드 노이즈 경로

Fig. 19. The common mode path of power MOSFET switching noise

시뮬레이션 및 측정결과로 얻은 Loop 인덕턴스와 CDH를 이용하여 공통모드 노이즈 경로의 공진 주파수를 계산할 수 있다(2). 실제 측정결과에서는 14MHz와 28MHz 근처에서 공진 주파수가 관측되며 이를 공통모드 노이즈 경로 모델링을 통해 예측된 공진 주파수와 비교해보면 유사하다는 것을 알 수 있다. 즉, 2개의 공진은 공통모드 노이즈의 경로를 통해 발생된 EMI 전도 노이즈인 것을 확인할 수 있다. 그림 20은 실제 측정결과와 시뮬레이션을 통해 공진 주파수를 확인한 결과를 비교하여 보여준다.

그림. 20. 공진 주파수 모델링과 실제 측정 결과와의 비교

Fig. 20. The comparison between resonant frequency modeling and real measurement results