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The Transactions of the Korean Institute of Electrical Engineers

KIEE Vol. 73, No. 08, p.1344-1350

ISSN (print) :

1975-8359

ISSN (online) :

2287-4364

Received : 24 Jan 2024Revised : 05 Jul 2024Accepted : 15 Jul 2024

DOI :

https://doi.org/10.5370/KIEE.2024.73.8.1344

다이 어태치(Die-attach) 소결 Ag를 사용한 두 패키지 TO-251과 TO-252의 공극(Void) 및 와이어 지름 변화에 대한 열전기 비교 분석

Comparative Thermo-electric Analysis of Void and Wire Diameter Variation for Two Packages TO-251 and TO-252 Using Die-attach Sintered Ag

남상민 (Sangmin Nam) ¹iD 장성욱 (Sung-Uk Zhang) ^†iD

(Dept. of Mechanical Engineering, Dong-Eui University, Korea )

^†Corresponding Author : Dept. of Automotive Engineering, Dong-Eui University, Korea E-mail: zsunguk@deu.ac.kr

License :

This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License (http://creativecommons.org/licenses/by-nc/3.0)which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.

Translated Abstract

With the expansion of the power semiconductor market, the reliability issues of power semiconductors have become increasingly important. The package process involves wafer saw, bonding, molding, and Die-attach processes. In the Die-attach process, sintered Ag material using a sintering process is used. If voids occur in this process, it can lead to an increase in the device's temperature. In this study, a comparative analysis was conducted using TO-251 and TO-252 packages. We examined the maximum junction temperature, power dissipation, and thermal resistance, investigating the impact of voids on the package. Additionally, we explored changes in thermal characteristics based on variations in wire diameter.

Key words

TO-251, TO-252, Void, Wire diatmeter, Sintered Ag, Die-attach, Thermal resistance

1. 서 론

최근 들어 전기차 시장이 빠르게 성장하고 있다. 2010년부터 꾸준한 성장을 이어가고 있는 전기차는 2021년 현재 자동차 시장 전체에서 약 9%의 점유율을 차지하고 있다^[1]. 전기차 시장의 규모가 증가함에 따라, 전기차의 전력을 효율적으로 제어하고 관리하기 위한 전력반도체의 시장 또한 성장하고 있다. 2025년에는 2019년과 비교하여 전력반도체 패키징 시장이 10.7% 증가할 것으로 예상한다^[2]. 이에 따라 전력반도체 패키징 시장의 성장과 함께, 전기차 전력반도체 패키징의 신뢰성 문제가 매우 중요하게 인식되고 있다.

전력반도체 패키지의 제조 공정은 다양한 단계로 이루어지는데, 이 중 일부로는 Wafer saw, Bonding, Molding, Die-attach 공정 등이 포함된다. Wafer saw는 Chip을 분리하는 단계인데, 이 과정에서 Chip이 손상될 가능성이 있다^[3]. Bonding 공정은 Wire bonding (WB), Tape automated bonding (TAB), Flip chip bonding (FCB)으로 나뉘며, 접착 면적에 따라 변화가 있어 신뢰성이 중요하다^[4]. Molding 공정은 압축성형 과정으로 결함이 발생할 수 있다^[5]. Die-attach 공정은 사용되는 재료에 따라 다르며, Ag sinter pastes는 Sintering 기법, Ag epoxy pastes는 Curing 기법, Solder pastes는 Reflow 기법을 사용한다^[6]. Sintering 공정에서는 Paste 내의 잔류 유기물로 인해 Void가 발생할 수 있다^[7]. 또한, Reflow 공정에서는 Solder의 Out-gassing으로 인해 Void가 형성될 수 있다^[8]. 이러한 다양한 원인으로 Void는 공정 중에 발생할 수 있으며, Void는 사용 중에 전력 및 열로 인한 Stress를 통해 시간이 지남에 따라 증가할 수 있다^[9]. 또한, Void는 Heat flow를 방해하고 디바이스 온도 상승을 유발할 수 있다^[10].

이와 관련된 연구에서는 Void의 형태와 위치에 따라 열 저항 및 Chip 온도 상승에 차이가 있다는 것을 나타내는 연구들이 있다^[11]. Random void와 Center 또는 Corner void의 Rth-JC에 미치는 영향은 Center 또는 Corner void의 영향이 더 중요하며, Corner void가 더 위험하다는 것을 밝혀냈다^[12]. 또한, Void 비율이 증가하면 열 저항이 증가하지만 20%까지의 Random void 패턴과 연속된 Void 패턴은 열 저항 증가율이 낮고 큰 차이가 없다^[13].

이와 관련하여 Void의 형태와 분포를 조사하고 해석하는 다양한 방법들이 활용되고 있다. 예를 들어, Chen, Liu 등은 통계적인 접근 방법으로 Mesh를 제작하여 해석을 진행했다^[12]. 또한, M.A.Dudek 등은 X-선 단층 촬영을 통한 Void 분석하고 3D화를 확인했다^[14]. Zhou Bin 등은 Global model과 Sub model을 활용한 FEA 방법을 통해 응력 및 변형률을 계산했다^[15]. 그뿐만 아니라, Void와 관련된 다양한 연구들이 진행 중이다.

본 논문에서는 선행 연구와 달리 TO-251과 TO-252라는 두 가지 패키지 모델을 채택하여 연구를 수행하였다. "TO"는 Transistor Outline의 약어로, 이는 트랜지스터에 사용되는 패키지를 가리킨다. TO-251과 TO-252 패키지는 중간 정도의 전력을 다루는 트랜지스터에 사용된다. 중간 정도의 전력은 몇 와트에서 수십 와트 사이를 말한다. 선행 연구들에서는 Die-attach 부분의 Void에 따른 열원 및 열 저항을 주로 분석했으나, 본 연구에서는 전력반도체 패키지 내 Die-attach에 발생한 Void를 통해 최대 정션 온도 (Tj), 전력손실(Power dissipation), 및 열 저항(Rth)의 변화를 확인하고자 한다. 이를 위해, TO-251과 TO-252 패키지 모델에 대한 3D CAD 모델링하고 시뮬레이션을 수행하였다. 더불어, Die-attach void로 인해 최대 정션 온도에서 Wire 지름을 변화하면서 발생하는 Chip의 최대 Tj, 전력손실, 및 열 저항 변화에 관한 연구도 진행하였다. TO-251과 TO-252 두 패키지의 Die-attach 공정으로는 Sintered Ag를 사용하였다.

본 연구의 목적은 두 패키지 모델 간의 비교 분석을 통해 패키지 종류에 따른 열 성능의 차이를 파악하고자 한다. 또한, 3D 모델링과 시뮬레이션을 활용하여 정량화된 데이터를 수집하고 분석함으로써, 이러한 방법으로도 패키지의 열 성능 데이터를 효과적으로 파악할 수 있음을 제시하고자 한다.

2. 연구 방법

2.1 TO-251, TO-252 패키지 모델링 및 재료 물성

TO-251와 TO-252 패키지를 모델링하였다. 모델링은 ANSYS workbench 2020으로 진행했다 (융합부품소재 핵심연구지원센터 장비인 ANSYS Workbench 2020 R2). 그림 1은 TO-251와 TO-252의 모델링을 나타냈다. TO-251과 TO-252에 적용한 재료는 다음 표 1에서 확인할 수 있다. 재료는 Epoxy molding compound (EMC), Leadframe (Copper), Die attach (Ag nano paste), Wire (Aluminum), Void (Air)를 사용하였다.

그림 1. TO-251(좌측)과 TO-252(우측) 모델링

Fig. 1. TO-251(Left) and TO-252(Right) modeling

표 1 TO-251과 TO-252 패키지 재료 물성

Table 1 TO-251, TO-252 Package material properties

Material	Electric resistivity[ohm-m]	Thermal conductivity[W/m·℃]
EMC(EMC)	1×10¹³	3
Lead-frame(Cu)	1.71×10^-8	401
Die attach(Ag nano paste)	1.6×10^-8	240
Wire(Al)	2.6548×10^-8	317
Void(Air)	6×10¹³	0.0263

그림 2. 다이어태치 메쉬 4x4x3

Fig. 2. Die-attach mesh 4x4x3

2.2 Die-attach void 모델링

Die-attach에서 void가 발생하면, 열과 전력에 의해 stress가 발생하며, 이는 chip에 영향을 미칠 수 있다. Void의 형상을 모델링하기 위해 직육면체 형태의 Die-attach를 사용하였다. 이 직육면체 Void 방법은 Chen, Liu 등 ^[12]에서 사용한 단위 셀로 구성된 Void Grid를 모델에 도입했다. Die-attach는 가로 x 세로 x 높이(4x4x3)로 총 48개로 나누었다. Die-attach를 나눈 형태는 Fig.2에 나타냈다. Fig.2의 Mesh 모델은 TO-251이고 가로, 세로, 높이 길이는 0.746mm, 0.6655mm, 0.01mm이다. 이 분할된 Die-attach를 Void로 만들기 위해 하나의 셀을 기준으로 4개를 제거하는 방법을 사용했다. Void의 형태는 크게 두 가지로 나누었다. 첫 번째는 하나로 합쳐진 큰 Void 하나, 두 번째는 모서리 쪽 부분에 각각 4개의 Void를 만들었다. 이때 경우를 각각 Center, Corner라고 지정하고 그림 5와 그림 6에 표현했다. 첫 번째로 Center를 만들기 위해 6번, 7번, 10번, 1번 총 4개의 Void를 생성했다. 두 번째로 Corner를 만들기 위해 1번, 4번, 13번, 16번을 만들었다. Source wire과 Gate wire 부분에 있는 Void도 보기 위해 같은 방법으로 4개의 Void를 만들었다. 먼저 그림 5를 보면 TO-251에 경우 Source wire에 닿는 Die-attach 중 7번, 8번, 11번, 12번을 Void로 하였다. 이때 경우를 V1이라고 지정하였다. Gate wire는 5번, 6번, 9번, 10번의 Void가 위치하도록 하였다. 이때 경우를 V2라고 지정하였다. 다음 그림 6에 TO-252의 V1은 11번, 12번, 15번, 16번에 생성했다. V2는 1번, 2번, 5번, 6번에 Void가 위치하도록 하였다. 참고로 Void는 Chip이 닿는 제일 상단부에만 실시하였다. 이는 Otiaba, K. C 등 ^[11]에서 Die랑 근접한 Void일수록 열 저항과 Chip 온도가 올라간다는 연구를 참고하여 Die-attach 상단부에만 Void를 만들고 진행하였다.

그림 3. TO-251 소스 와이어와 게이트 와이어 다이 어태치 모델링

Fig. 3. Modeling for TO-251 Source wire, Gate wire & Die-attach

그림 4. TO-252 소스 와이어와 게이트 와이어 다이 어태치 모델링

Fig. 4. Modeling for TO-252 Source wire, Gate wire & Die-attach

그림 5. TO-251 void 경우

Fig. 5. TO-251 void case

2.3 Wire 지름 변화 모델링

Wire 지름의 변화에 따른 Void와의 관계를 확인하기 위해 Wire의 지름을 3%, 7%, 10%로 변경하면서 변화를 관찰했다. 이 실험에서는 Void를 Source wire 부분에 생성하여 진행하였으며, 이 결과는 그림 5와 그림 6에 나타낸 것과 동일하다. TO-251과 TO-252의 Wire 지름 변화가 없을 때와 Wire의 지름이 10% 증가한 경우의 모델링 결과는 그림 7과 그림 8에 표현했다. TO-251의 경우, Wire 지름이 변화가 없을 때 Source wire의 지름은 8.5mil이며, Gate wire의 지름은 5.5mil이다. TO-252의 경우도 Wire 지름 변화가 없을 때 Source의 지름은 11 mil이고, Gate wire의 지름은 5.5mil이다.

그림 6. TO-252 void 경우

Fig. 6. TO-252 void case

그림 7. TO-251 와이어 지름 10% 변화

Fig. 7. TO-251 Wire diameter change 10%

그림 8. TO-252 와이어 지름 10% 변화

Fig. 8. TO-252 Wire diameter change 10%

2.4 경계조건

TO-251과 TO-252의 경계조건은 온도를 25℃로 설정하고, 25℃의 공기를 이용한 자연 대류 조건을 가정하였다. 대류 계수는 5x10^-6 W/mm²·℃로 설정하였고, 이러한 경계조건을 그림 9에 표현했다. 또한, TO-251과 TO-252에 있는 Source, Current, Gate 값을 입력하였다. Source와 Gate에 각각 0mV, -10mV를 인가하였다. Constant current source로 가정하였고 Drain current를 TO-251에는 –7.8mA, TO-252에는 –6.5mA로 설정했으며, 이러한 조건을 그림 10에 나타냈다.

그림 9. TO-251과 TO-252에 온도, 대류 경계조건

Fig. 9. Temperature, convection boundary conditions for TO-251, TO-252

그림 10. TO-251과 TO-252 소스, 드레인 전류, 게이트 경계조건

Fig. 10. Source, Drain current, Gate boundary conditions for TO-251, TO-252

2.5 Chip의 Electric resistivity와 Rth-jc온도 산출

FEA 방법을 이용하여 Chip의 Electric resistivity를 산출하기 위해 초기에는 ANSYS 프로그램을 활용하여 해당 Electric resistivity 값을 입력하고 계산을 완료했다. 이후, 나온 결과값을 전류에 대한 계산을 통해 데이터 전류와 비교하였다. 이 과정에서 오차를 0.1% 이하로 유지하도록 유한요소 해석을 반복하여 Chip의 Electric resistivity를 결정하였다^[16]. 해당 결과값은 표 2에 정리했다.

Rth-jc 온도는 Juction에서 Case 온도와 Lead frame의 가장 하단 위치한 온도의 차이를 계산했다. 전력손실은 Joule heat의 값과 부피 값을 곱하여 구하였다. 또한, Chip의 소모된 전력손실을 통해 Rth-jc 온도를 파악하였으며, 이러한 값의 정확성을 확인하기 위해 수식 (1)에 따라 계산된 값을 실제 데이터 값과 비교하였다.

(1)

$R_{th-jc}=\dfrac{T_{j}-T_{c}}{P_{diss}}$

이를 표현하기 위해 TO-251의 단면도를 그림 11에 나타냈다.

표 2 TO-251과 TO-252 칩 재료 물성

Table 2 TO-251, TO-252 Chip material properties

Material (Si)	Electric resistivity[ohm-m]	Thermal conductivity[W/m·℃]
TO-251	1.578×10^-4	342
TO-252	1.75 ×10^-4	45.4

그림 11. TO-251 열 저항 단면도

Fig. 11. Cross-section of TO-251 to find Rth-jc

3. 결 과

3.1 Void에 따른 TO-251, TO-252 결과

TO-251과 TO-252 패키지를 모델링한 후, 먼저 void의 모양과 위치에 따른 결과를 분석했다. 최대 정션 온도(Tj)를 시뮬레이션 결과로 나타낸 그림 12에서는 TO-251과 TO-252 패키지의 Void 모양과 위치에 따른 온도 분포를 확인할 수 있다.

그림 12. TO - 251과 TO -252에 공극이 없는 온도 분포

Fig. 12. Temperature distribution for TO-251, TO-252 without voids

그림 13에서는 TO-251과 TO-252 패키지의 최대 정션 온도를 그래프로 표현하였으며, TO-251 패키지에서 Void-free인 경우의 온도는 40.34℃이며, 최대 온도는 Center일 때 52.87℃로 증가율은 31.06%이다. TO-252 패키지에서는 Void-free인 경우 온도가 50.32℃이며, 최대 온도는 V1일 때 114.05℃로 증가율은 126.65%이다.

전력손실을 평가하기 위한 계산을 수행하고, 이를 나타내기 위해 그림 14과 그림 15에 전력손실 값을 시뮬레이션 결과하고 그래프로 시각화했다. TO-251 패키지에서 Void-free인 경우의 전력손실은 8.09W이며, 최대 전력 손실은 Center일 때 12.22W이다. 이 경우 전력손실은 51.03%로 증가했다. TO-252 패키지에서는 Void-free인 경우의 전력손실이 4.05W이고, 최대 전력 손실은 V1일 때 8.31W이다. 이때 전력손실은 105.19%로 증가했다. 이러한 결과는 각각의 패키지에서 Void의 존재가 Chip 전력손실에 미치는 영향을 보여주고 있다.

그림 13. 공극 모양에 따른 최대 정션 온도 그래프

Fig. 13. Maximum Tj graphs based on void style

그림 14. TO-251과 TO-252에 공극이 없는 전력손실

Fig. 14. Power dissipation for TO-251, TO-252 without voids

그림 15. 공극 모양에 따른 전력손실 그래프

Fig. 15. Power dissipation graphs based on void style

그림 16. 공극 모양에 따른 열 저항 그래프

Fig. 16. Rth-jc graphs based on void style

열 저항을 평가하기 위해 수식 (1)을 활용하여 구하고, 이를 시각적으로 나타내기 위해 열 저항 분포를 보여주는 그래프를 그림 16에 제시하였다. TO-251 패키지에서 Void-free인 경우의 열 저항은 1.9℃/W이며, 최대 열 저항은 V1일 때 2.3℃/W로 21.05% 증가하였다. TO-252 패키지에서는 Void-free인 경우의 열 저항이 6.25℃/W이고, 최대 열 저항은 V1일 때 TO-251과 같이 제일 큰 값인 10.71℃/W로 나타났다. 이때 열 저항은 71.36%로 증가하였다. 이러한 결과로부터 V1일 때의 열 특성이 가장 큰 변화를 보이는 것을 확인할 수 있었다. 따라서 V1 기준으로 Source wire와 Gate wire의 지름을 각각 3%, 7%, 10% 증가시켰을 때의 영향을 평가하였다.

3.2 Wire 지름 변화에 따른 TO-251, TO-252 결과

TO-251과 TO-252 패키지에서 V1일 때 온도 분포와 와이어 지름 변화에 따른 최대 정션 온도를 시각적으로 나타낸 결과를 그림 17에 표현했다. TO-251 패키지의 경우, V1일 때 최대 정션 온도는 52.83℃에서 시작하여 Wire 지름이 10% 증가하였을 때 온도는 49.12℃로 감소했다. 이때 감소한 온도 비율은 7.02%이다. TO-252 패키지의 경우에는 V1일 때 최대 정션 온도가 114.05℃에서 시작하여 wire 지름이 10% 증가하였을 때 온도는 106.7℃로 감소했다. 이때 감소한 온도 비율은 6.44%이다.

전력손실은 그림 18에 표현되어 있다. TO-251 패키지에서 V1인 경우 전력손실은 12.12W이며, Wire 지름이 10% 증가하였을 때 11.15W로 감소했다. 이때 전력손실이 감소한 비율은 8%이다. TO-252 패키지의 경우, 전력손실은 8.31W이고, Wire 지름이 10% 증가하면 7.98W로 감소했다. 이때 감소한 비율은 3.97%이다.

TO-251과 TO-252 패키지의 열 저항값은 그림 19에 그래프로 나타냈다. TO-251 패키지에서 V1일 때의 열 저항은 2.23℃/W이고, 지름이 10% 증가하였을 때는 2.16℃/W로 감소하였다. 이때 감소한 열 저항 비율은 3.13%이다. TO-252 패키지의 경우, 열 저항은 10.71℃/W이고, 와이어 지름이 10% 증가하였을 때는 10.24℃/W이다. 이때 감소한 열 저항 비율은 4.39%이다.

그림 17. 와이어 지름 변화로 정션 온도 결과

Fig. 17. Tj wire diameter variation result

그림 18. 와이어 지름 변화로 전력손실 결과

Fig. 18. Power dissipation wire diameter variation result

그림 19. 와이어 지름 변화로 열 저항 결과

Fig. 19. Rth-jc wire diameter variation result

4. 결 론

TO-251과 TO-252 패키지 두 개를 통해 비교 및 분석을 수행하였다. TO-251과 TO-252 패키지의 Void 모양과 위치에 따른 최대 정션 온도 (Tj), 전력손실(Power dissipation), 그리고 열 저항(Rth)을 조사했다.

TO-251과 TO-252 패키지에 대한 최대 정션 온도의 경우, Void-free 경우가 가장 낮았으며, Center와 V1 경우에 최대 정션 온도가 높았다. 특히 TO-252 패키지는 Void-free인 경우보다 V1에 경우 126.65% 온도가 증가한 것을 확인했다. 전력손실의 경우, Void-free일 때보다 V1 상황일 때 105.19%로 증가하였다. TO-251 패키지는 Center 부분 Void에서도 전력손실이 51.03%로 증가한 것을 확인했다. Void-free일 때보다 V1의 전력손실은 TO-251 패키지의 경우 49.81%로 증가했다. 열 저항의 경우, 두 패키지 모두 V1 경우 증가한 것을 확인했다. 특히 TO-252 패키지는 71.36%로 증가했다. 최대 온도가 발생한 V1의 경우를 기준으로, Source wire와 Gate wire에 지름을 3%, 7%, 10%로 증가하였을 때 최대 정션 온도, 전력손실, 열 저항이 감소함을 확인했다. TO-251 패키지 경우 최대 정션 온도가 V1일 때보다 와이어 지름을 10% 증가하였을 때 7.02% 감소하였고, 전력손실은 8%, 열 저항은 3.13% 감소하였다. TO-252 패키지 경우에도 최대 정션 온도는 6.44%, 전력손실은 3.97%, 열 저항은 4.39%로 감소하였다.

이 연구를 통해 chip에서 최대 온도가 발생한 부분에 void가 발생하면 최대 정션 온도, 전력손실, 열 저항이 증가하는 것을 확인할 수 있었다. 또한, TO-252 패키지가 TO-251 패키지보다 Void에 대한 영향이 크다는 것을 확인하였다. 그리고 TO-251 패키지의 경우 Void가 Center와 V1의 경우 거의 비슷한 전력손실이 감소하였다. 마지막으로 와이어 지름이 증가할수록 최대 정션 온도, 전력손실, 열 저항이 감소한다는 결론을 얻을 수 있었다.

Acknowledgements

이 논문은 정부(과학기술정보통신부)의 재원으로 정보통신기획평가원의 지역지능화혁신인재양성사업(IITP-2024-2020-0-01791)과 정부(산업통상자원부)의 재원으로 한국에너지기술평가원 (KETEP)의 지원 (No. RS-2023-00281219)를 받아 수행한 연구입니다.

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저자소개

남상민 (Sangmin Nam)

Sangmin Nam received his bachelor’s degree in automotive engineering from Dong-Eui University, Busan, South Korea. He is currently a M.S student in Department of Mechanical Engineering and Center for Brain Busan 21 Plus Program at Dong-Eui University, Busan, South Korea. His research interests include microelectronics reliability using finite element analysis and bicycle mechanical analysis.

장성욱 (Sung-Uk Zhang)

Sung‑Uk Zhang received a bachelor’s degree in electrical engineering from Sogang University, Seoul, South Korea; a master’s degree in biomedical engineering, and a Ph.D. degree in mechanical engineering from the University of Florida, Gainesville, FL, USA. He is an associate professor at the Department of Automotive Engineering, Dong-Eui University, Busan, South Korea. Before joining the university, he was with Samsung Electronics, Giheung-gu, Young-si, Gyeonggi-do, South Korea. He has published extensively in journals and conference proceedings. He is a leader in the Digital twin laboratory, at Dong-Eui University. His current research interests include digital twin technology for microelectronics reliability, artificial intelligence for structural health monitoring, semiconductor process simulation, and, multiphysics and multiscale simulation using finite element analysis.

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Comparative Thermo-electric Analysis of Void and Wire Diameter Variation for Two Packages TO-251 and TO-252 Using Die-attach Sintered Ag

Translated Abstract

Key words

1. 서 론

2. 연구 방법

2.1 TO-251, TO-252 패키지 모델링 및 재료 물성

2.2 Die-attach void 모델링

2.3 Wire 지름 변화 모델링

2.4 경계조건

2.5 Chip의 Electric resistivity와 Rth-jc온도 산출

(1)

3. 결 과

3.1 Void에 따른 TO-251, TO-252 결과

3.2 Wire 지름 변화에 따른 TO-251, TO-252 결과

4. 결 론

Acknowledgements

References

저자소개

남상민 (Sangmin Nam)

장성욱 (Sung-Uk Zhang)

Article Information (continued)

Key words

KIEEThe Transactions ofthe Korean Institute of Electrical Engineers

The Transactions of the Korean Institute of Electrical Engineers

ISO Journal TitleTrans. Korean. Inst. Elect. Eng.

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Comparative Thermo-electric Analysis of Void and Wire Diameter Variation for Two Packages TO-251 and TO-252 Using Die-attach Sintered Ag

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Key words

1. 서 론

2. 연구 방법

2.1 TO-251, TO-252 패키지 모델링 및 재료 물성

2.2 Die-attach void 모델링

2.3 Wire 지름 변화 모델링

2.4 경계조건

2.5 Chip의 Electric resistivity와 Rth-jc온도 산출

(1)

3. 결 과

3.1 Void에 따른 TO-251, TO-252 결과

3.2 Wire 지름 변화에 따른 TO-251, TO-252 결과

4. 결 론

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남상민 (Sangmin Nam)

장성욱 (Sung-Uk Zhang)

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KIEEThe Transactions of
the Korean Institute of Electrical Engineers