3.1 Matlab SISOTOOL을 이용한 제어기 설계
최종 상태공간방정식인 식 (20)으로부터 도출된 전달함수 식 (21) – (23)을 활용하여, 그림 8과 같은 Double Loop 제어기를 구성하였다.
본 연구의 Double Loop 제어기는 전압 제어기가 외부 루프(Outer loop)를, 전류제어기가 내부루프(Inner loop)를 형성하며,
전압 제어기의 출력이 전류제어기의 기준 입력이 되는 구조를 가진다(그림 8).
그림 8. Double Loop 제어기 Architecture
Fig. 8. Double loop Controller Architecture
제어기 설계는 표 1의 파라미터를 바탕으로 MATLAB SISOTOOL을 활용하여 수행되었다. 전압 제어기(C1)의 설계기준을 차단 주파수 100 rad/s 및 위상여유
90 deg를, 전류제어기(C2)는 차단 주파수 2,400 rad/s 및 위상여유 60 deg를 목표로 설정하였다.
표 1. Double Loop 제어기의 설계 파라미터
Table 1. Design parameters of a Double Loop controller
|
항 목
|
파라미터
|
항 목
|
파라미터
|
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$L$
|
0.65 mH
|
C
|
1200 uF
|
|
$kL$
|
0.55 mH
|
R
|
100 $\Omega$
|
|
k
|
0.846
|
$d$
|
0.4
|
|
$V_{in}$
|
100 V
|
$d_1$
|
0.0341681
|
|
$f_{sw}$
|
20 kHz
|
$V_c$
|
206 V
|
그림 9의 근궤적 분석을 통해 커플드 인덕터 부스트 컨버터의 동적 안정성을 검토하였다. 외측 전압 루프(좌)는 커플드 인덕터의 비최소 위상(Non-minimum
Phase) 특성 및 우반평면 영점(RHP Zero)의 영향으로 인해 근궤적이 우반평면에 위치하며 제어 루프의 불안정성을 초래한다.
그림 9. Double Loop 제어 시스템의 근궤적: (좌)전압 루프, (우)전류 루프
Fig. 9. Root locus of the Double Loop control system: (left) voltage loop, (right)
current loop
이를 해결하기 위해 내부 전류 루프(우)와 같이 제어기를 설계한 결과, 시스템의 극점을 좌반평면(LHP)으로 천이시켜 시스템의 절대적 안정성을 확보하였다.
특히 제어기가 추가한 영점이 근궤적을 좌측으로 견인(Pulling)함으로써, 커플드 인덕터 특유의 과도 응답 지연을 상쇄하고 속응성을 개선하였다.
그림 10. Double Loop 제어 시스템의 보드 선도: (상)전압 루프, (하)전류 루프
Fig. 10. Bode plots of the Double Loop control system: (top)voltage loop, (bottom)
current loop
그림 10 보드 선도에서 시스템의 안정적인 제어를 위해 전류 루프(개루프 2)의 대역폭을 2400 rad/s로 설정하여, 전압 루프(개루프 1)의 대역폭인
100 rad/s 대비 약 24배 빠른 응답 특성을 확보하였다. 이러한 대역폭 분리(Bandwidth Separation) 설계는 루프 간의 간섭을
최소화하고, 전압 루프에서 생성된 전류 지령을 내부루프가 정밀하고 신속하게 추종할 수 있게 한다.
특히, 전류 루프(개루프 2)는 PI 제어를 통해 60 deg의 위상여유를 확보함으로써 커플드 인덕터의 동특성에 따른 급격한 전류 변화에도 안정적인
제어 성능을 유지한다. 또한 전압 루프(개루프 1)는 90 deg의 충분한 위상여유를 통해 정상 상태 오차 없는 안정적인 전압 출력을 구현하였다.
SISOTOOL을 이용하여 설계된 전압 제어기 $G_{cv}(s)$는 식 (24), 전류제어기 $G_{ci}(s)$는 식 (25)와 같다.
그림 11은 출력전압($V_c$) 및 입력전류($i_L$)의 계단 응답 특성을 나타낸 것이다. 상단 그래프(Output Voltage)는 최종 목표 전압($V_{ref}$)인
206 V에 대한 출력전압($V_c$) 응답을 보여준다. 제어기의 감쇠비가 적절히 설계됨에 따라 출력전압($V_c$) 응답에서 오버슈트가 발생하지
않았으며, 정착 시간(Settling time)은 39.4 ms를 기록하였다.
하단 그래프(Input Current)는 내부 전류 루프의 응답 특성으로, 전압이 목표치에 도달하기 전 초기 구간 0.002 sec에서 약 92 A의
피크 전류를 형성하며 급속 충전 특성을 구현함을 확인하였다.
그림 11. 출력전압(상), 입력전류(하)의 계단 응답 그래프
Fig. 11. Step response Graph of (top)Output Voltage($V_c$), (bottom)Input Current
($i_L$).
3.2 PSIM 시뮬레이션
그림 12. PSIM Double Loop 제어기 회로
Fig. 12. PSIM Double Loop Controller circuit
Matlab SISOTOOL을 사용하여 설계된 식 (24), 식 (25)를 사용하여 PSIM으로 Double Loop 제어기를 구성하였다. 그림 12의 상단은 본 연구에 적용된 커플드 인덕터 기반 부스트 컨버터 회로를 보여주며, 하단은 외부 전압 루프(C1)와 내부 전류 루프(C2)로 구성된 Double
Loop 제어회로를 나타낸다.
그림 13. MATLAB과 PSIM 출력전압($V_c$) 계단 응답 비교 파형
Fig. 13. Comparison of voltage step response waveforms between MATLAB and PSIM
그림 13은 MATLAB과 PSIM을 이용한 출력 전압($V_c$)의 계단 응답 비교 파형이다. 수치 해석 모델의 타당성을 검증하기 위해 전력전자 전용 시뮬레이션
소프트웨어인 PSIM과 비교 분석을 수행하였다. 분석 결과, 두 환경 모두 206 V의 정상 상태 출력 특성을 나타내며 안정적으로 동작함을 확인하였다.
정착 시간(Settling time)에서 약 0.0074 sec(MATLAB: 0.0297 sec, PSIM: 0.0371 sec)의 미세한 차이가
발생하였으나, 이는 수치 해석 엔진 및 스위칭 모델링 방식의 차이에 기인한 것으로 판단된다. 결과적으로 전체적인 제어 안정성과 전압 상승 곡선이 매우
유사한 경향을 보임으로써 제안된 모델의 타당성을 입증하였다.
그림 14. 기준전압($V_{ref}$)의 계단 변화에 따른 (상)출력 전압($V_c$) 및 (하)입력전류($I_L$) 파형
Fig. 14. (top)Output voltage($V_c$) and (bottom)Input current($I_L$) waveforms for
a step change in reference voltage
그림 14는 기준전압($V_{ref}$)의 계단 변화에 따른 출력전압($V_c$) 및 입력전류($I_L$)의 파형을 보여준다. 그림 14의 상단은 기준전압($V_{ref}$)의 계단 변화에 따른 시스템의 과도 상태 응답 특성을 보여준다. 시뮬레이션 결과, 0.1 sec에서 기준전압이
206 V에서 300 V로 상승함에 따라 출력 전압($V_c$)은 즉각적으로 반응하여 50 ms이내 새로운 정상 상태에 도달하였으며, 이 과정에서
과도한 오버슈트나 진동은 발생하지 않았다. 특히, 하단 그래프를 통해 내부 전류 루프의 인덕터 입력전류($I_L$)가 기준전류($I_{ref}$)를
매우 정확하게 추종하는 것을 확인할 수 있다. 이를 통해 설계된 Double Loop 제어기가 전압 변동 상황에서도 시스템의 안정성을 유지하며 우수한
제어 성능을 발휘함을 확인하였다.
그림 15. 100 $\Omega$에서 50 $\Omega$ 부하 변경 시 출력 파형
Fig. 15. Output waveforms for a load change from 100 $\Omega$ to 50$\Omega$
그림 15 상단은 출력전압($V_c$) 206 V에서 300 V로 승압한 상태에서 0.2 sec에 부하가 100 $\Omega$에서 50 $\Omega$로
급변할 때의 전압 응답 특성을 보여준다. 부하 변동 시 약 20 V의 전압 강하가 발생하였으나, Double loop 제어기의 동작을 통해 약 30
ms 이내에 오차 범위(300 V $\pm$3 V) 이내로 기준전압($V_{ref}$)으로 안정적 복구되는 것을 확인하였다.
그림 15 하단은 인덕터 입력전류($I_L$)의 추종 특성을 나타낸다. 부하저항이 100 $\Omega$에서 50 $\Omega$으로 급변하는 0.1 sec
시점에서, 인덕터 평균전류는 기준전류($I_{ref}$)를 따라 10.2 A에서 28.8 A로 즉각 상승하였다. 인덕터 전류($I_L$)는 이러한
부하 변동 및 과도 구간에서도 기준전류($I_{ref}$)를 매우 정밀하게 추종하며, 안정적인 제어 특성을 유지하였다.
그림 16. 부하 급변 상황에서의 (상)입·출력 전력 및 (하 )시스템 효율 파형
Fig. 16. Waveforms of (top) Input/Output Power and (bottom) System Efficiency under
Load Step-change
그림 16은 제안된 제어 알고리즘의 실용적 타당성을 검증하기 위해 부하 변동(t=0.2 sec) 구간에서의 제어기는 출력 전력을 즉각적으로 조절하며, X1
지점에서 약 408.2 W였던 출력 전력이 시스템 안정화 후 X2 지점에서 744.4 W로 안정적으로 변환됨을 확인하였다(상단). 효율($\eta$)
특성을 분석한 결과, 부하 변동 전인 X1 구간에서는 약 68.9 %의 효율을 보였으나, 부하가 변동된 후인 X2 구간에서는 손실 저감에 따라 효율이
83.6 %까지 상승하여 안정화 되었다(하단).
그림 17. PSIM 정상 상태 파형 (상)출력 전압($V_c$), (하)스위치 양단에 걸린 전압($V_{sw}$)
Fig. 17. Steady-state waveforms: (top)output voltage($V_c$), (bottom)voltage across
the switch($V_{sw}$)
그림 17은 PSIM에서 출력전압($V_c$)와 스위치 양단에 걸린 전압($V_{sw}$)의 정상 상태 일부 구간 확대 파형 결과를 보여준다. 상단 파형은
출력전압($V_c$)은 기준전압($V_{ref}$)인 206 V에 대하여 205.7 V(최대: 205.719V, 최소: 205.686 V)의 평균값을
유지하며, 0.145 %라는 극히 낮은 정상 상태 오차를 기록하였다. 특히 하단의 스위치 양단에 걸린 전압($V_{sw}$) 파형에서 누설 인덕턴스에
의해 최대 6.25 kV에 달하는 급격한 스위칭 서지가 관찰됨에도 불구하고, 출력전압 리플은 33 mV (약 0.016 %) 수준으로 매우 안정적으로
억제되었다. 이는 제안된 회로가 과도한 스위칭 전압 스트레스 환경에서도 출력전압($V_c$)을 일정하게 유지할 수 있는 우수한 제어 강인성과 노이즈
면역 특성을 갖추었음을 입증한다.
표 2. 대신호 모델 전압·전류 수식 비교
Table 2. Voltage and Current Formulas for Large-Signal Models
|
구 분
|
기존모델
|
본 연 구
|
Psim
|
|
전압 V
|
$V_c = \frac{1+D}{1-D} V_{in}$
|
$V_c = \frac{1+kD'}{1-D'} V_{in}$
|
0.2 sec 구간 Simulation data
|
|
전류 A
|
$I_L = \frac{V_c^2}{RV_{in}}$
|
$I_L = \frac{2V_c}{R(1-D')}$
|
표 2은 기존 모델과 본 연구에서 제안한 모델의 출력전압 ($V_c$) 및 입력전류($I_L$)에 대한 대신호(Large-signal) 수식을 비교하여
정리한 것입니다. 각 모델에 따른 출력전압($V_c$)과 입력전류($I_L$)
표 3. 출력전압($V_c$) 및 입력전류($I_L$)의 이론값과 시뮬레이션 값 비교
Table 3. Theoretical vs. Simulated Results: Voltage($V_c$) and Curren($I_L$)
|
구분
|
출력전압($V_c$)
|
입력전류($I_L$)
|
|
듀티비
|
기존 V
|
본 연구 V
|
PSIM V
|
오차 %
|
기존 A
|
본 연구 A
|
PSIM A
|
|
0.1
|
122.22
|
115.90
|
115.89
|
0.0086
|
1.49
|
2.52
|
2.14
|
|
0.2
|
150.00
|
139.70
|
139.71
|
0.0071
|
2.25
|
3.39
|
2.84
|
|
0.3
|
185.71
|
169.22
|
169.23
|
0.0059
|
3.45
|
4.65
|
4.01
|
|
0.4
|
233.33
|
206.48
|
206.48
|
0.0000
|
5.44
|
6.51
|
5.99
|
|
0.5
|
300.00
|
254.36
|
254.36
|
0.0000
|
9.00
|
9.34
|
9.21
|
|
0.6
|
400.00
|
316.70
|
316.71
|
0.0031
|
16.00
|
13.77
|
14.51
|
|
0.7
|
566.67
|
397.38
|
397.38
|
0.0000
|
32.11
|
20.75
|
23.42
|
|
0.8
|
900.00
|
494.26
|
494.26
|
0.0000
|
81.00
|
31.00
|
38.14
|
|
0.9
|
1,900.00
|
594.48
|
584.57
|
0.0154
|
361.00
|
42.37
|
60.54
|
그림 18. 기존 모델과 제안된 정밀 모델 및 PSIM 데이터 간의 비교 그래프: (a) 출력전압($V_c$) 정합성, (b) 입력전류($I_L$)
정합성
Fig. 18. Comparison of conventional model, proposed precision model, and PSIM simulation
data: (a) Output voltage($V_c$) consistency, (b) Input current ($I_L$) consistency
의 이론적 도출 과정을 보여주며, 이를 검증하기 위해 PWM 제어기로 출력된 0.2초 구간의 Psim 시뮬레이션 데이터를 비교 기준으로 표 3에 비교하였다.
그림 18은 표 4에 제시된 듀티 사이클별 수치를 시각화한 것으로, (a) 출력전압($V_c$)과 (b) 입력전류($I_L$) 모두에서 제안된 모델이 PSIM 시뮬레이션
데이터와 전 구간에서 완벽히 일치함을 보여준다. 기존의 이상적 모델링 방식은 누설 인덕턴스로 인한 전류 전환 지연 및 그에 따른 유효 듀티 감소를
고려하지 않아 고듀티 영역(D=0.7 이상)에서 비현실적으로 발산하는 결과를 초래한다. 반면, 제안 모델은 이러한 물리적 제약 조건을 정확히 반영하여
실제 평형 상태를 추종함으로써 모델링의 무결성을 입증하고 있다. 특히 D=0.9의 극단적인 조건에서도 시뮬레이션 값과 거의 동일한 궤적을 유지하며
높은 분석 정밀도를 확보하였다.