1. 서 론

전력용 반도체의 특성은 정격전류, 항복 전압 및 동작 주파수뿐만 아니라 게이트 구동과 스위칭 성능에 영향을 미치는 게이트 전하량 (gate charge, $Q_g$)의 영향도 받는다. ^{[1- 10]}. $Q_g$는 단위가 Coulomb이고, $Q = I \times t$ 공식에서 볼 수 있듯이 $Q$는 전하량이다. 여기에서 $I$는 전류이고, $t$는 시간이다. 전하는 전류와 관련이 있다. 전달되는 전하량은 어떤 시간 동안 전류를 통하여 흐르는 것이다. 즉, MOSFET (metal oxide semiconductor field-effect transistor) ^{[8, 11]}이나 IGBT (insulated gate bipolar transistor) ^{[12, 13]}처럼 게이트로 제어되는 전압 구동 소자의 게이트 전극에서 바라보는 전하량이다. 특정 반도체 소자의 $Q_g$가 크다는 것은 MOSFET이나 IGBT의 게이트 전압을 상승시키는데 더 많은 전하량이 필요하다는 것이다.

반도체 소자의 게이트 전극에 전압을 인가하는 순간, 게이트 전압이 즉각 상승하는 게 아니라 RC 지연 시간 후 상승한다. 여기서 RC 지연 시간의 커패시터가 $Q_g$와 연관되어 있다. $Q = C \times V$ 공식에서 $C$는 커패시턴스, $V$는 전압이다. $C$는 전압 변화에 대한 전하량 변화의 비율로 정의되며, 이에 따라 $Q_g$는 MOSFET의 턴-온 및 턴-오프 시간과 게이트 구동 손실을 평가하는 주요 동적 파라미터로 사용된다 ^[14].

$Q_g$를 이해하기 위해서는 MOSFET의 입력 ($C_{iss}$) 출력 ($C_{oss}$) 및 reverse transfer 커패시턴스 ($C_{rss}$)을 알아야 한다. 데이터시트에서 이들 커패시턴스는 일반적으로 $C_{iss} = C_{gs} + C_{gd}$, $C_{oss} = C_{ds} + C_{gd}$ 및 $C_{rss} = C_{gd}$로 정의된다 ^{[5, 15- 17]}. 다만 각 커패시턴스는 측정 시 인가된 $V_{DS}$와 $V_{GS}$에 따라 달라지는 소신호 파라미터이다. 특히 $C_{rss}$에 해당하는 $C_{gd}$는 게이트-드레인 전압의 변화가 게이트 단자에 결합 되는 경로를 형성하며, Miller 효과와 직접적으로 관련되므로 Miller 커패시턴스라고도 한다.

회로 설계의 관점에서 볼 때 커패시턴스보다는 $Q_g$가 유용한 파라미터이다 ^{[5, 15- 17]}. 게이트가 전원 전압에 연결되면, $V_{GS}$은 문턱 전압에 도달할 때까지 증가하기 시작한다. 이 시점 (문턱 전압에 도달하는 순간)부터 드레인 전류가 흐르기 시작한다. 게이트 전압이 인가되어 문턱 전압 이상에 도달했을 때도 $C_{gs}$는 계속 충전되고 게이트 전압도 지속적으로 상승하며, 드레인 전류 역시 이에 비례하여 증가한다. $C_{gs}$는 완전히 충전되고 드레인 전류는 미리 정해진 전류인 $I_D$에 도달하여 일정하게 유지되는 반면, 드레인 전압은 떨어지기 시작한다. $C_{gs}$가 완전히 충전됨에 따라 $V_{GS}$는 일정해지고, 이 기간을 Miller plateau라고 부르며, 구동 전류는 Miller 커패시턴스 ($C_{gd}$)를 충전하기 시작한다. 이 과정에서는 드레인 전압의 변화 (변위 전류 $i = C \cdot dv/dt$)가 발생하기 때문에, Miller 커패시턴스의 충전 시간은 $C_{gs}$의 충전 시간보다 더 길어지게 된다. 두 커패시턴스 $C_{gs}$와 $C_{gd}$가 모두 완전히 충전되면, $V_{GS}$는 다시 증가하기 시작하여 최종적으로 목표 전압 ($V_{GS(max)}$)에 도달하게 된다. Miller plateau 직후 게이트 전하량 ($Q_{gs} + Q_{gd}$)은 MOSFET을 켜는 데 필요한 최소한의 전하량이다. 올바른 회로 동작을 위해서는 게이트 전압은 스위칭에 필요한 최소치보다 더 큰 값 ($V_{GS(max)}$)을 사용하므로, $Q_g$는 게이트 전압이 $V_{GS(max)}$일 때 값이다.

전력 반도체의 데이터시트에는 gate charge가 $Q_g$로 표기되어 있다. 만약 데이터시트에 $Q_{g,typ}$로 적어져 있으면, 일반적인 $Q_g$이다. $Q_g$의 정의는 전력용 반도체를 구동할 때, OFF 상태에서 게이트 전압을 이용하여 충분한 ON 상태로 바꿀 때 필요한 전체 전기적 전하량이다. 전력 반도체 제조사마다 다르지만, $Q_g$에 관련된 파라미터는 gate-source charge ($Q_{gs}$), gate-drain charge ($Q_{gd}$), total gate charge ($Q_g$) 및 gate plateau 전압 ($V_{plateau}$)로 구성되어 있다 ^{[5, 15- 17]}. 그리고 이러한 $Q_g$ 파라미터를 측정하는 조건은 반도체 소자의 정격에 따라서 변하고, 또한 같은 정격에도 경험적으로 제조사마다 약간 사용하는 조건이 다를 수 있다.

본 연구의 목적은 상용 전력용 MOSFET의 $Q_g$ 특성을 통계적으로 분석하여 보고하는 것이다. 본 연구에 이용된 소자의 정격 전압은 650 및 1200 V이며, 각각 Si과 SiC MOSFET을 구분하여, 총 4가지 그룹의 실증적 경향성을 분석하였다. 제조사에 따라 $Q_g$의 경향이 약간 다를 수 있지만, 혼동을 방지하기 위해 본 연구에서는 미국 I 회사, 미국 W 회사, 독일 I 회사, 프랑스 S 회사 및 일본 R 회사 전력용 MOSFET 기준으로 분석하였다. 한 그룹당 약 50개 내외 소자를 분석하였으며, 1200 V급 Si MOSFET은 본 연구의 선정 기준을 만족하고 필요한 데이터시트 정보를 확보할 수 있는 제품 수가 다른 집단보다 상대적으로 적었다. IGBT도 게이트 구조로 되어있어 $Q_g$ 특성이 있지만, 본 연구에서는 분석하지 않았다. 본 연구를 통하여 650, 1200 V급 Si, SiC MOSFET의 $Q_g$ 경향 차이를 통계적으로 알 수 있어, 전력 전자 회로나 드라이버 회로 설계 시 도움이 될 것으로 생각한다.

2. 본 론

본 연구에서는 상용 전력용 MOSFET의 $Q_g$를 비교하기 위해 Si 및 SiC MOSFET 데이터시트를 기반으로 주요 전기적 파라미터를 수집하고 분석하였다. 분석 대상은 650 V 및 1200 V급 Si, SiC MOSFET으로 구성하였으며, 동일한 part number의 중복 항목은 제외하였다. 제조사와 정격 전압 및 반도체 재료에 따른 표본 수를 표 1에 정리하였다. 단, 1200 V급 Si MOSFET의 경우 선정 기준을 만족하고 필요한 데이터시트 정보를 확보할 수 있는 제품 수가 다른 집단보다 상대적으로 적었으며, 이에 따른 통계적 해석의 제한을 함께 고려해야 한다.

수집 항목은 각 소자의 정격 전압 ($V_{DSS}$), 연속 드레인 전류 ($I_D$), $R_{DS(on)}$, 문턱 전압 ($V_{GS(th)}$), 게이트 전하량 ($Q_g$), 게이트-드레인 전하량 ($Q_{gd}$), 게이트-소스 전하량 ($Q_{gs}$), 입력 커패시턴스 ($C_{iss}$) 및 출력 커패시턴스 ($C_{oss}$), 역전달 커패시턴스 ($C_{rss}$)이었다. 이러한 파라미터는 MOSFET의 도통 손실, 게이트 구동 손실, Miller 구간 특성 및 스위칭 동작을 해석하는 데 직접적으로 관련되는 항목이다.

표 2는 본 연구에 포함된 소자를 제조사, 정격 전압 및 재료에 따라 구분하고, 데이터시트에 제시된 게이트 전하량 측정의 주요 시험조건을 정리한 것이다. 동일한 정격 전압과 반도체 재료에서도 제조사와 제품군에 따라 게이트 전하 시험조건이 서로 다르므로, 본 연구의 결과는 표준화된 동일 조건에서의 직접적인 성능 비교가 아니라 상용 데이터시트에서 관찰되는 경향성 비교로 해석할 필요가 있다.

$Q_g$ 측정에 영향을 미치는 조건은 측정할 때 드레인-소스 전압 ($V_{DS.test}$), 드레인 전류 ($I_{D.test}$) 및 게이트-소스 ($V_{GS.test}$) 전압이다. $Q_g$ 측정할 때의 $V_{DS.test}$은 관례로 드레인-소스 항복 전압의 50 % 또는 2/3를 많이 쓰고, 그 이유는 $Q_g$ 중 Miller charge는 반도체 내부 드레인 전압이 고전압에서 0 V 근처로 떨어지는 구간의 영향을 받기 때문이다 ^{[5, 15- 17]}. 실제 응용 분야에서 소자가 견뎌야 하는 오프상태 전압을 구현하기 위해, 보통 드레인-소스 정격 전압의 절반 이상의 전압을 인가한 상태에서 측정한다.

$Q_g$ 측정할 때 $I_{D.test}$는 정격전류의 50–100 %를 사용한다. 그 이유는 $V_{GS}$가 상승하면서 Miller plateau (평탄 구간)에 진입하는 전압 크기 ($V_{plateau}$)는 드레인 전류에 비례하여 높아진다. 따라서 실제 소자가 풀 부하를 도통할 때의 $Q_g$를 정확히 반영하기 위해 정격전류 수준의 높은 전류를 흘리며 측정한다.

$Q_g$ 측정할 때 $V_{GS.test}$은 해당 소자가 완전히 켜지도록 보장하는 표준 구동 전압을 기준으로 한다. SiC MOSFET이 Si MOSFET보다 높은 이유는 SiC가 Si보다 유효 채널 이동도가 적기 때문이고 ^[18], GaN high electron mobility transistor는 기술적으로 문턱 전압이 0 V보다 낮은 공핍형 (depletion) 소자가 많으며 증가형 (enhancement) 소자도 구현할 수 있지만, 문턱 전압이 일반적 Si, SiC MOSFET의 값보다 낮아서 그렇다 ^{[19, 20]}. $Q_g$는 게이트 전압을 0 V에서 특정 값까지 올리는 데 필요한 총 전하량이므로, 기준이 되는 $V_{GS.test}$에 따라 $Q_g$ 총량이 달라지기에 $Q_g$에 관련된 파라미터는 측정 조건이 필요하다.

다만 본 연구에서 사용한 데이터는 제조사 데이터시트에 제시된 값을 기반으로 하므로, 모든 소자가 동일한 조건에서 측정된 것은 아니다. 특히 $Q_g$ 및 $Q_{gd}$는 $V_{GS.test}$, $V_{DS.test}$, $I_{D.test}$ 및 측정 온도 등에 따라 달라질 수 있으며, $I_D$와 $R_{DS(on)}$ 역시 제조사별 온도 조건, 패키지 형태 및 측정 조건에 의해 영향받을 수 있다. 또한 동일한 정격 전압 내에서도 제품 세대, 셀 구조, 패키지 형태, 신뢰성 수준 등이 다르므로, 본 분석은 특정 소자 간의 절대적 우열을 판단하기 위한 것이 아니라 상용 MOSFET 데이터시트에서 나타나는 전반적인 경향성을 비교하기 위해 수행하였다.

따라서 본 연구에서는 단순히 $Q_g$ 또는 $Q_{gd}$의 절댓값만을 비교하지 않고, $R_{DS(on)}$, $C_{iss}$, $V_{GS.test}$ 등 관련 파라미터와의 상관관계를 함께 분석하였다. 이를 통해 Si 및 SiC MOSFET의 게이트 전하 특성과 관련 파라미터 사이에서 관찰되는 통계적 경향을 전압 등급과 반도체 재료에 따라 비교하였다. 비록 데이터시트에 면적 정보가 없지만, SiC MOSFET은 반도체 재료의 높은 임계 전계에 의해 동일 내압에서 얇은 드리프트 영역과 작은 칩 면적 구현이 가능하므로, 이로 인한 게이트 전하량 및 입력 커패시턴스 감소 경향을 Si MOSFET과 비교하여 분석하였다.

그림 1–4는 이러한 데이터시트 기반 분석 결과를 정리한 것이다. 그림 1에서는 $Q_{gd}$를 중심으로 정격 드레인 전류 ($I_D$)와의 관계를 통해 Miller 구간과 관련된 게이트 전하 특성을 비교하였으며, 그림 2에서는 $Q_g$와 $R_{DS(on)}$의 관계를 통해 도통 성능과 게이트 구동 전하량 사이의 상관성을 분석하였다. 그림 3에서는 $Q_g$와 $C_{iss}$의 관계를 비교하여 입력 커패시턴스가 게이트 전하량에 미치는 영향을 확인하였고, 그림 4에서는 $Q_g$ 측정 시 사용된 $V_{GS.test}$ 조건을 함께 비교함으로써 Si 및 SiC MOSFET의 게이트 구동 전압 차이를 분석하였다.

그림 1 게이트-드레인 전하량 ($Q_{gd}$)과 정격 드레인 전류 ($I_D$)의 관계. (a) 650 V급 Si 및 SiC MOSFET, (b) 1200 V급 Si 및 SiC MOSFET. 각 그래프에 평균 ± 표준편차와 p 값을 나타내었다.

Fig. 1 Relationship between gate-drain charge ($Q_{gd}$) and rated continuous drain current ($I_D$). (a) 650 V Si and SiC MOSFETs, (b) 1200 V Si and SiC MOSFETs. Mean ± standard deviation and p-values are shown.

그림 1–3에서는 각 정격 전압 및 반도체 재료 집단에서 변수 간 경향성의 방향과 강도를 평가하기 위해 Spearman 순위상관계수 ($\rho$) ^[21]를 산출하였으며, 양측검정을 적용하여 $p$ 값이 0.05 미만인 경우 통계적으로 유의한 관계로 판단하였다. 반면 그림 4의 게이트-소스 전압 조건 ($V_{GS.test}$)은 $Q_g$에 따라 연속적으로 변화하는 소자 특성이 아니라 제조사가 설정한 측정 조건이며, 일부 집단에서는 모든 소자에 동일한 전압이 적용되어 상관계수를 산출할 수 없다. 따라서 그림 4에는 Spearman 순위상관계수와 $p$ 값을 제시하지 않고, Si 및 SiC MOSFET의 게이트 전하 측정에 사용된 $V_{GS.test}$ 조건의 차이를 비교하였다.

그림 1은 650 V 및 1200 V급 Si 및 SiC MOSFET의 게이트-드레인 전하량 ($Q_{gd}$)과 $I_D$의 관계를 나타낸 것이다. $Q_{gd}$는 게이트 전하 곡선의 Miller plateau 구간과 밀접하게 관련된 전하로 스위칭 과정에서 드레인-소스 전압 ($V_{DS}$)이 변화하는 동안 전압 의존적인 게이트-드레인 커패시턴스 ($C_{gd}$ 혹은 $C_{rss}$)를 충·방전하는 데 필요한 전하량을 반영한다. 따라서 동일한 게이트 구동 전류와 회로 조건에서는 $Q_{gd}$가 작을수록 Miller 구간의 충·방전 시간이 감소하여 반도체 내부 빠른 $V_{DS}$ 전환에 유리할 수 있다. 다만 실제 스위칭 시간과 손실은 게이트 구동 전류, 외부 게이트 저항, Miller plateau 전압 및 회로 기생성분의 영향을 함께 고려해야 한다.

그림 1(a)의 650 V급에서는 $Q_{gd}$와 $I_D$ 사이에 Si MOSFET은 $\rho = 0.762$, SiC MOSFET은 $\rho = 0.685$의 유의한 양의 상관관계가 나타났다 (모두 $p < 0.001$). 평균 $Q_{gd}$는 Si MOSFET이 42.6 nC, SiC MOSFET이 21.5 nC로, SiC 소자 군의 평균이 49.6% 낮았다.

그림 1(b)의 1200 V급에서는 SiC MOSFET이 $\rho = 0.713$의 유의한 양의 상관관계를 나타내지만 ($p < 0.001$), Si MOSFET에서는 $\rho = 0.204$, $p = 0.316$으로 통계적으로 유의한 관계가 확인되지 않았다. 평균 $Q_{gd}$는 Si MOSFET이 46.5 nC, SiC MOSFET이 24.9 nC로 SiC 소자 군에서 46.4% 낮았다. 1200 V급 Si MOSFET 표본에 특성을 이해해야 한다. 1200 V급 Si MOSFET의 항복 전압 확보를 위해 drift layer가 두꺼워져 온 저항이 커져 MOSFET보다는 IGBT가 흔하고 그 영향을 고려해야 한다. 반면 SiC MOSFET의 시장에서 1200 V급 소자는 주류이다.

SiC는 Si보다 높은 임계 전계 특성을 가지므로 동일 내압에서 얇고 높은 도핑 농도의 드리프트 영역을 구현할 수 있으며, 이는 요구되는 소자 면적과 전체 게이트 관련 커패시턴스를 줄이는 데 기여할 수 있다. 다만 $Q_{gd}$는 칩 면적뿐만 아니라 셀 구조, 게이트-드레인 구조 및 전압에 영향을 함께 받는다. 따라서 SiC MOSFET의 상대적으로 낮은 $Q_{gd}$는 이러한 재료적, 구조적 특성이 복합적으로 반영된 결과로 볼 수 있으며, 동일한 구동 조건에서는 Miller 구간의 단축과 빠른 전압 전환에 유리할 가능성을 나타낸다.

그림 2 게이트 전하량($Q_g$)과 온-저항 ($R_{DS(on)}$)의 관계. $R_{DS(on)}$은 로그 스케일로 표시하였다. (a) 650 V급 Si 및 SiC MOSFET, (b) 1200 V급 Si 및 SiC MOSFET. 각 그래프에 평균 ± 표준편차와 p 값을 나타내었다.

Fig. 2 Relationship between total gate charge ($Q_g$) and on-resistance ($R_{DS(on)}$) where $R_{DS(on)}$ is shown on a logarithmic scale. (a) 650 V Si and SiC MOSFETs, (b) 1200 V Si and SiC MOSFETs. Mean ± standard deviation and p-values are shown

그림 2는 Si 및 SiC MOSFET의 $Q_g$와 $R_{DS(on)}$의 관계를 나타낸 것으로, 넓은 $R_{DS(on)}$ 분포를 비교하기 위해 Y축을 로그 스케일로 표시하였다. $Q_g$는 MOSFET을 켜기 위해 게이트 단자에 공급해야 하는 총 전하량으로, $Q_{gs}$, $Q_{gd}$ 및 Miller 구간 이후의 게이트 충전 전하를 포함한다. 따라서 $Q_g$는 게이트 구동 부담과 관련된 주요 동적 파라미터이며, $R_{DS(on)}$는 도통 손실과 관련된 정적 파라미터이다.

그림 2(a)의 650 V급에서는 $Q_g$와 $R_{DS(on)}$ 사이에 Si MOSFET은 $\rho = -0.852$, SiC MOSFET은 $\rho = -0.812$의 유의한 음의 상관관계가 나타났다 (각각 $p < 0.001$). 평균 $Q_g$는 Si와 SiC 소자 군에서 각각 109.1 nC와 69.3 nC로 SiC 소자 군이 36.5% 낮았으며, 평균 $R_{DS(on)}$은 각각 84.8 mΩ와 53.3 mΩ로 37.2% 낮았다.

그림 2(b)의 1200 V급에서도 Si와 SiC MOSFET의 상관계수는 각각 $\rho = -0.764$와 $\rho = -0.801$로 유의한 음의 관계를 나타냈다 (각각 $p < 0.001$). 평균 $Q_g$는 102.6 nC와 82.5 nC로 SiC 소자 군에서 19.5% 낮았다. 평균 $R_{DS(on)}$은 Si MOSFET이 7,624.2 mΩ, SiC MOSFET이 102.3 mΩ로 98.7%의 차이를 보였으나, Si 표본의 분포가 상당히 비대칭이고 고저항 제품의 영향을 강하게 받으므로 해당 수치는 표본 구성에 따른 수치상의 차이로 해석해야 한다.

SiC는 높은 임계 전계로 인해 동일 항복 전압과 $R_{DS(on)}$를 구현하는 데 필요한 소자 면적을 줄일 수 있다. 이러한 면적 감소는 전체 게이트 면적과 게이트 관련 커패시턴스를 줄여 $Q_g$ 감소에 기여할 수 있다.

그림 3 $Q_g$와 입력 커패시턴스 ($C_{iss}$)의 관계. (a) 650 V급 Si 및 SiC MOSFET, (b) 1200 V급 Si 및 SiC MOSFET. 각 그래프에 평균 ± 표준편차와 p 값을 나타내었다.

Fig. 3 Relationship between $Q_g$ and input capacitance ($C_{iss}$). (a) 650 V Si and SiC MOSFETs, (b) 1200 V Si and SiC MOSFETs. Mean ± standard deviation and p-values are shown

그림 3은 $Q_g$와 입력 커패시턴스 ($C_{iss}$)의 관계를 나타낸 것이다. MOSFET의 입력 커패시턴스는 일반적으로 $C_{iss} = C_{gs} + C_{gd}$로 정의되며 ^[22], 그림 3(a)의 650 V급에서는 $Q_g$와 $C_{iss}$ 사이에 Si MOSFET은 $\rho = 0.946$, SiC MOSFET은 $\rho = 0.912$의 유의한 양의 상관관계가 나타났다 (각각 $p < 0.001$). 평균 $C_{iss}$는 Si MOSFET이 5,054.5 pF, SiC MOSFET이 1,825.4 pF로 SiC 소자 군이 63.9% 낮았다. 그림 3(b)의 1200 V급에서도 Si와 SiC MOSFET의 상관계수는 각각 $\rho = 0.964$와 $\rho = 0.940$으로 유의한 양의 관계를 나타냈다 (각각 $p < 0.001$). 평균 $C_{iss}$는 각각 5,144.2 pF와 2,221.1 pF로 SiC 소자 군이 56.8% 낮았다. 이는 전체 게이트 면적과 게이트 관련 커패시턴스가 큰 소자일수록 턴-온 과정에서 요구되는 게이트 전하량도 증가하는 경향이 있음을 나타낸다. 그리고 같은 정격 전압에서 SiC MOSFET이 Si MOSFET보다 적은 $Q_g$와 $C_{iss}$를 가지는 것을 통계적으로 알 수 있다.

$C_{iss}$와 $Q_g$는 서로 관련된 파라미터이지만 동일한 물리량은 아니다. $C_{iss}$는 특정 $V_{DS}$, $V_{GS}$ 및 주파수 조건에서 측정되는 소신호 커패시턴스지만, $Q_g$는 게이트 및 드레인 전압이 변화하는 턴-온 과정에서 비선형적인 게이트 관련 커패시턴스를 충전하며 누적되는 총 전하량이다. 특히 $C_{gd}$는 $V_{DS}$에 따라 비선형적으로 변화한다. 따라서 그림 3의 양의 상관관계는 두 파라미터가 소자의 전체 게이트 면적과 게이트 관련 커패시턴스를 반영한 결과로 해석할 수 있다. 또한 650 V 및 1200 V급 모두에서 SiC MOSFET은 Si MOSFET보다 상대적으로 낮은 $Q_g$ 및 $C_{iss}$ 영역에 분포하는 경향을 보인다.

게이트 산화막 두께 관련해서 SiC, Si MOSFET의 다른 인자를 고려해야 한다. 선행 연구에서는 Si MOSFET의 경우 P-base 도핑 농도가 약 $10^{17}\text{ cm}^{-3}$일 때 문턱 전압이 3 V로 형성될 수 있지만, 4H-SiC MOSFET에서는 높은 임계 전계 조건에서 P-base/N-drift layer 공핍 폭 (depletion width)을 제한하기 위해 약 $3 \times 10^{17}\text{ cm}^{-3}$ 수준의 높은 도핑 농도가 요구되며, 이 경우 문턱 전압이 약 20 V까지 증가할 수 있다고 보고하였다 ^[23]. 해당 연구에서는 목표 문턱 전압을 6 V 수준으로 낮추기 위해 게이트 산화막 두께를 감소시키는 설계가 필요하다고 설명하였다 ^[23]. 따라서 SiC MOSFET에서는 높은 P-base 도핑 농도에 따른 문턱 전압 증가를 조절하는 방법의 하나로 상대적으로 얇은 게이트 산화막이 필요하다.

게이트 산화막 두께의 감소는 산화막 커패시턴스를 증가시키므로, 그림 3에서 SiC MOSFET의 $C_{iss}$ 감소와 상반된다. 데이터시트의 $C_{iss}$는 단위 면적당 커패시턴스가 아니고, $C_{gs}$와 $C_{gd}$이 병렬 연결된 값이다. 게이트 산화막이 상대적으로 얇아 단위 면적당 산화막 커패시턴스가 증가하더라도, SiC의 높은 임계 전계로 인한 칩 면적 감소 및 유효 게이트 면적 감소 효과가 더 크게 작용할 경우 동일 $Q_g$에서 낮은 $C_{iss}$가 가능하다.

한편, 상대적으로 얇은 게이트 산화막은 높은 산화막 전계와 함께 신뢰성 측면의 부담을 증가시킬 수 있으며, 선행 연구에서는 SiC MOSFET의 얇은 게이트 산화막과 높은 산화막 전계가 단락 상황과 같은 극한 동작 조건에서 게이트 누설전류 및 신뢰성 저하와 관련될 수 있음을 보고하였다 ^{[23, 24]}. 650 V급 Si MOSFET의 게이트 산화막 두께는 제조사마다 다르지만 80 nm 내외이다. 1200 V급 SiC MOSFET의 게이트 산화막 두께는 제조사마다 다르지만 41, 52, 46 nm로 보고 되었다 ^[24].

그림 4 $Q_g$와 게이트 전하 측정 시 게이트-소스 전압 조건 ($V_{GS.test}$)의 관계. (a) 650 V급 Si 및 SiC MOSFET, (b) 1200 V급 Si 및 SiC MOSFET. 각 그래프에 평균 ± 표준편차가 표시되었다.

Fig. 4 Relationship between $Q_g$ and gate-source voltage condition for gate charge measurement ($V_{GS.test}$). (a) 650 V Si and SiC MOSFETs, (b) 1200 V Si and SiC MOSFETs. Mean ± standard deviation is shown

따라서 그림 3에서 관찰된 SiC MOSFET의 낮은 $Q_g$ 및 $C_{iss}$ 분포는 산화막 두께 하나의 영향으로 설명하기보다 문턱 전압 조절을 위한 게이트 산화막 설계와 SiC의 높은 임계 전계로 인한 소자 면적 감소 및 전체 게이트 구조의 영향이 복합적으로 반영된 결과로 해석하는 것이 타당하다.

그림 4는 $Q_g$와 $Q_g$ 측정 시 사용된 게이트-소스 전압 조건 ($V_{GS.test}$)의 관계를 나타낸 것이다. $V_{GS.test}$는 게이트 전하량의 측정 종료 범위를 결정하는 조건 중 하나이며, 동일한 소자에서도 최종 게이트 전압이 증가하면 Miller plateau 이후 추가로 충전되는 전하가 포함되어 $Q_g$가 증가할 수 있다. 따라서 서로 다른 소자의 $Q_g$를 비교할 때는 측정에 사용된 $V_{GS.test}$ 조건을 함께 고려할 필요가 있다.

650 V급에서는 Si MOSFET의 $Q_g$가 대부분 $V_{GS.test} = 10\text{ V}$에서 측정했지만, SiC MOSFET은 주로 18 V에 측정하였으며, 일부 소자는 15 또는 20 V에서 측정되었다. 1200 V급에서도 SiC MOSFET은 주로 15—20 V 범위의 $V_{GS.test}$가 사용되지만, Si MOSFET은 10 V 조건이 다수를 차지지만 일부 제품에서는 15 V 또는 18 V 조건도 확인되었다. 따라서 본 데이터에서는 특히 650 V급에서 Si와 SiC MOSFET의 $Q_g$ 측정 시 사용되는 게이트 전압 조건의 차이가 뚜렷하게 나타났다.

SiC MOSFET에서 상대적으로 높은 $V_{GS.test}$가 사용되는 경향은 $\text{SiO}_2/\text{SiC}$ 계면의 높은 계면 트랩 밀도, 낮은 불순물 이온화율 및 낮은 유효 채널 이동도 (effective channel mobility)가 캐리어 밀도와 채널 이동도를 감소시키는 주요 요인으로 작용하여 충분한 채널 전도도를 확보하기 위해 높은 게이트 전압이 요구되는 것으로 생각할 수 있다 ^[25]. 통계적으로 SiC MOSFET은 Si MOSFET보다 $Q_g$는 작지만, $V_{GS.test}$가 조건은 높았다.

3. 결 론

본 연구에서는 650 V 및 1200 V급 상용 Si 및 SiC MOSFET의 데이터시트를 기반으로 게이트 전하 관련 파라미터의 분포와 상관관계를 분석하였다. 분석 결과, SiC MOSFET은 전반적으로 Si MOSFET보다 낮은 $Q_{gd}$와 $Q_g$에 분포하였으며, 유사한 $R_{DS(on)}$ 범위에서도 상대적으로 작은 $Q_g$를 나타내는 경향이 확인되었다. 또한 $Q_g$와 $C_{iss}$ 사이에는 전반적인 비례관계가 나타났으며, 이는 두 파라미터가 소자의 전체 게이트 면적과 게이트 관련 커패시턴스 특성을 공통으로 반영하기 때문으로 해석된다. 한편, SiC MOSFET의 $Q_g$는 Si MOSFET보다 높은 $V_{GS.test}$ 조건에서 측정되는 경우가 많았으므로, 서로 다른 소자의 게이트 전하 특성을 비교할 때는 $Q_g$의 절댓값뿐만 아니라 $Q_g$ 측정 시 측정 조건 ($V_{GS.test}$, $V_{DS.test}$ 및 $I_{D.test}$)을 함께 고려할 필요가 있다. 본 연구에 사용된 데이터는 제조사 데이터시트에서 수집되었으며, 제품 세대, 셀 구조, 패키지 및 시험조건이 동일하지 않다. 이에 따라 본 연구의 결과는 표준화된 동일 조건에서의 직접적인 재료 성능 비교가 아니라 상용 데이터시트에서 관찰되는 기술 통계적 경향으로 해석해야 한다. 이러한 한계에도 불구하고 본 연구 결과는 650 V 및 1200 V급 Si와 SiC MOSFET의 게이트 전하 분포를 정량적으로 파악하고, 소자 선정과 게이트 드라이버 설계 시 고려해야 할 기초 자료를 제공한다.