2.1 회로 구성

그림 2는 본 논문에서 적용한 6.6 kW급 3-phase interleaved Totem-Pole PFC의 회로도를 나타낸다. 시스템은 단상 AC 입력전원, 세 개의 Boost 인덕터 $L_a$, $L_b$, $L_c$, 세 개의 고주파 스위칭 leg, 하나의 저주파 스위칭 leg, DC-link 커패시터 $C_o$로 구성된다. A상, B상 및 C상의 고주파 스위칭 leg는 각각 $Q_1 - Q_2$, $Q_3 - Q_4$, $Q_5 - Q_6$로 구성되며, 각 상의 Boost 인덕터와 연결되어 Boost 동작을 수행한다. 저주파 스위칭 leg는 $Q_{L1}$, $Q_{L2}$로 구성되며, 계통전압의 극성에 따라 전류 경로를 형성한다. 세 PFC 상은 동일한 저주파 스위칭 leg와 DC-link를 공유하며, DC-link 커패시터는 출력전압 리플을 완화하고 에너지를 저장한다.

2.2 3-phase interleaved Totem-Pole PFC의 동작 원리

Totem-Pole PFC는 계통전압의 극성에 따라 저주파 스위칭 leg의 도통상태가 전환되며, 양의 반주기와 음의 반주기에서 대칭적인 동작 특성을 갖는다. 양의 반주기와 음의 반주기에서 도통되는 스위치는 각각 $Q_{L2}$, $Q_{L1}$이다. 따라서 본 절에서는 양의 반주기를 기준으로 3-phase interleaved Totem-Pole PFC의 동작 원리를 분석한다.

표 1은 입력전압의 양의 반주기에서 각 동작모드에 따른 하측 고주파 스위치 $Q_2$, $Q_4$, $Q_6$의 스위칭 상태를 나타낸다. 각 상의 상측 고주파 스위치 $Q_1$, $Q_3$, $Q_5$는 dead time을 제외하고 각각의 하측 스위치와 상보적으로 동작하므로 표 1에서는 생략하였다.

표 1에서 알 수 있듯이 각 PFC 상의 고주파 스위칭 leg 상태에 따라 총 8개의 동작모드로 구분된다. 각 PFC 상의 Boost 인덕터는 해당 상의 하측 고주파 스위치가 ON, 상측 고주파 스위치가 OFF되면 입력 전원으로부터 에너지를 저장하고, 상측 고주파 스위치가 ON, 하측 고주파 스위치가 OFF되면 저장된 에너지를 DC-link로 전달한다. 그림 3은 입력전압의 양의 반주기에서 각 동작모드에 따른 전류 경로를 나타낸다. 입력전압의 양의 반주기에서 A상을 기준으로 $Q_2$가 ON되고 $Q_1$이 OFF인 경우 $L_a$는 충전 상태가 되며, 반대로 $Q_1$이 ON되고 $Q_2$가 OFF인 경우 $L_a$에 저장된 에너지가 DC-link로 전달되는 방전 상태가 된다. B상, C상도 각각 $Q_3-Q_4$ 및 $Q_5-Q_6$의 스위칭 상태에 따라 동일한 원리로 동작한다. 따라서 양의 반주기에서 충·방전 상태에 따른 각 상의 인덕터 전압은 식 (1)과 같다.

여기서 $V_{dc}$는 DC-link 전압, $v_{ac}$는 입력전압이다. Boost 동작을 하는 PFC에서 $V_{dc} > v_{ac}$ 이므로 charging state에서 인덕터 전류가 증가하고 discharging state에서 감소한다.

표 1에서 Mode 1은 $Q_2$, $Q_4$, $Q_6$가 모두 ON인 상태로, 세 상의 인덕터가 모두 충전된다. Mode 2–4에서는 세 상 중 하나의 하측 고주파 스위치가 OFF되어 한 상의 인덕터가 방전되고 나머지 두 상의 인덕터가 충전된다. Mode 5–7에서는 두 개의 하측 고주파 스위치가 OFF되어 두 상의 인덕터가 방전되고 나머지 한 상의 인덕터가 충전된다. Mode 8에서는 세 상의 하측 고주파 스위치가 모두 OFF되어 인덕터에 저장된 에너지가 DC-link로 전달된다.

이와 같이 8개의 동작모드가 존재하지만, 실제 한 스위칭 주기 내에서 모든 Mode가 항상 나타나는 것은 아니며, Duty ratio에 따라 발생하는 Mode의 조합이 달라진다.

앞서 설명한 바와 같이 세 PFC 상은 120°의 위상차를 갖고 동작하므로 각 상의 스위칭 동작은 $T_{sw}/3$의 시간차를 두고 동작한다. 여기서 $T_{sw}$는 스위칭 주기이고 $T_{sw}/3$는 상간 동작 시간차이다. 이에 따라 각 상의 인덕터 충전구간이 중첩되는 정도는 Duty ratio에 의해 결정된다. 여기서 Duty ratio는 $D$이며 동작 모드 해석에 사용되는 $D$는 한 스위칭 주기 $T_{sw}$ 동안 각 상의 Boost 인덕터가 충전 상태를 유지하는 시간의 비율로 정의된다. 이상적인 continuous conduction mode (CCM) Boost 동작을 가정하면 $D$는 식 (2)로 나타낼 수 있다.

여기서 $v_{ac}$는 입력전압이며, 120° interleaving 동작에 의해 $D = 1/3, 2/3$을 기준으로 각 상의 충전 구간 중첩 상태가 달라지므로, 동작영역은 다음의 세 구간으로 구분된다.

Region 1. $0 \le D < 1/3$

위 영역에서는 각 상의 충전 시간이 상 간 시간차보다 짧으므로 각 상의 충전 구간이 서로 중첩되지 않는다. 스위칭 주기 동안 동시에 충전되는 PFC 상의 개수를 $N_{phase}$이라고 한다면 이 영역에서 $N_{phase}$는 0 또는 1이고, Mode 8과 Mode 5–7이 반복된다.

Region 2. $1/3 \le D < 2/3$

이 영역에서는 각 상의 충전 구간이 부분적으로 중첩된다. 한 스위칭 주기 동안 동시에 충전되는 PFC 상의 개수 $N_{phase}$는 1 또는 2이고, Mode 2–4와 Mode 5–7이 반복된다.

Region 3. $2/3 \le D \le 1$

이 영역에서는 한 스위칭 주기 동안 항상 두 개 이상의 PFC 상이 충전 상태를 유지하며 일부 구간에서는 세 상이 동시에 충전된다. 따라서 동시에 충전되는 PFC 상의 개수 $N_{phase}$는 2 또는 3이고, Mode 2–4와 Mode 1이 반복된다.

이러한 Duty ratio에 따른 인덕터 충전 구간 중첩상태는 입력전류의 증가 및 감소 기울기를 변화시키며, 결과적으로 입력전류 리플의 크기와 주파수 특성을 결정한다.

2.3 3-Phase Interleaving에 따른 입력전류 리플 특성

앞 절에서 분석한 바와 같이 3-interleaved Totem-Pole PFC는 Duty ratio에 따라 한 스위칭 주기 동안 동시에 충전 상태에 있는 PFC 상의 개수가 변화한다. 이러한 변화는 각 상의 인덕터 전류 기울기를 변화시키며, 결과적으로 세 상의 인덕터 전류가 합성되어 입력전류 $i_{ac}$의 리플 특성을 결정한다. 그림 4는 앞 절에서 정의한 세 동작영역에서 각 상의 인덕터 전류와 $i_{ac}$의 관계를 나타낸다. $i_{ac}$는 각 상의 인덕터 전류의 합이며, 식 (3)과 같이 나타낼 수 있다.

세 상의 인덕터 전류가 합성됨에 따라 입력전류의 리플 주기 $T_{ripple}$는 스위칭 주기의 1/3이 되므로 식 (4)와 같이 나타낼 수 있다.

각 상의 Boost 인덕턴스가 동일하면($L_a = L_b = L_c = L$), 입력전류 $i_{ac}$의 변화율은 식 (5)와 같다.

식 (2)를 식 (5)에 적용하면 입력전류의 변화율은 식 (6)과 같이 정리된다.

식 (6)으로부터 앞 절에서 정의한 세 동작영역에 대한 입력전류의 증가 및 감소 기울기를 구할 수 있다.

Region 1. $0 \le D < 1/3$

이 영역에서 $N_{phase}$는 0과 1로 반복된다. $N_{phase}=0$인 구간에서 입력전류의 기울기는 식 (7)과 같고, $N_{phase}=1$인 구간에서 입력전류의 기울기는 식 (8)과 같다. 따라서 입력전류 리플의 크기 $\Delta i_{ac,pp}$는 식 (9)와 같다.

Region 2. $1/3 \le D < 2/3$

이 영역에서 $N_{phase}$는 1과 2로 반복된다. $N_{phase}=2$인 구간에서 입력전류의 기울기는 식 (10)과 같다. 따라서 $\Delta i_{ac,pp}$는 식 (11)과 같다.

Region 3. $2/3 \le D \le 1$

이 영역에서 $N_{phase}$는 2와 3으로 반복된다. $N_{phase}=3$인 구간에서 입력전류의 기울기는 식 (12)와 같다. 따라서 $\Delta i_{ac,pp}$는 식 (13)과 같다.

식 (9), (11), (13)에 의하여 동작영역에 따른 $\Delta i_{ac,pp}$은 식 (14)와 같이 정리된다.

식 (14)에서 $\Delta i_{ac,pp}$는 $D$가 각각 1/6, 1/2, 5/6일 때 최대가 되며, 그 최대값 $\Delta i_{ac,pp,max}$는 식 (15)와 같다.

3-interleaved와 2-interleaved 구조 각각의 입력전류 리플 특성을 동일한 DC-link 전압, Boost 인덕턴스 및 스위칭 주기 조건에서 비교한다. 2-interleaved 구조는 두 상이 180°의 위상차를 가지므로 $D = 1/2$을 기준으로 두 동작영역으로 구분되며, 이 구조에서의 입력전류의 peak-to-peak 리플 $\Delta i_{ac,pp,2}$는 식 (16)과 같이 나타낼 수 있다^[13].

2-interleaved 구조에서 입력전류의 리플 크기 $\Delta i_{ac,pp,2}$는 $D$가 각각 1/4, 3/4일 때 최대가 되며, 그 최대값 $\Delta i_{ac,pp,2,max}$은 식 (17)과 같이 나타낼 수 있다.

식 (14)와 식 (16)을 이용하여 interleaving 상 수와 Duty ratio에 따른 입력전류 리플 특성을 비교하였다. 이때 DC-link 전압, Boost 인덕턴스 및 스위칭 주기의 영향을 제외하고 두 구조의 리플 특성을 비교하기 위해 정규화 입력전류 리플을 식 (18)로 정의하였다.

그림 5는 Duty ratio에 따른 2-interleaved와 3-interleaved 구조의 정규화 입력전류 리플을 나타낸다. 그림 5에서 2-interleaved 구조의 입력전류 리플은 $D$가 각각 0, 1/2, 1일 때 0이 되며, $D$가 각각 1/4, 3/4일 때 최대가 된다. 3-interleaved 구조의 입력전류 리플은 $D$가 각각 0, 1/3, 2/3, 1일 때 0이 되며, $D$가 각각 1/6, 1/2, 5/6일 때 최대가 된다.

식 (15)와 식 (17)을 비교하면, 동일한 DC-link 전압, Boost 인덕턴스 및 스위칭 주기 조건에서 3-interleaved 구조의 입력전류 최대 리플은 2-interleaved 구조에 비해 약 33.3% 감소한다.

3.1 시스템 설계 사양

표 2는 본 논문에서 설계한 6.6 kW급 3-phase interleaved Totem-Pole PFC의 주요 설계 사양을 나타낸다. 설계한 PFC는 단상 220 Vrms, 60 Hz의 계통전압을 입력으로 사용하며, OBC의 DC-link 전압을 고려하여 400 V로 설정하였다. 정격전력은 6.6 kW이며, 스위칭 주파수는 70 kHz로 선정하였다.

정격 운전 시 입력전류의 크기는 전력반도체 및 Boost 인덕터의 정격전류를 결정하는 주요 설계 요소이다. PFC의 입력 유효전력은 식 (19)와 같이 나타낼 수 있다.

여기서 $P_{in}$은 입력전력, $V_{ac,rms}$는 입력전압의 RMS 값, $I_{ac,rms}$는 입력전류의 RMS 값, $PF$는 역률이다. $\eta$를 전력변환효율이라고 하면, 출력전력 $P_o$와 입력전력 $P_{in}$의 관계는 $P_o = \eta P_{in}$ 이므로, 정격 운전에서 요구되는 입력전류의 RMS 값 $I_{ac,rms}$은 식 (20)과 같다.

$PF$ 및 $\eta$가 1이라는 가정하에 입력전압 220 Vrms 및 정격출력 6.6 kW에서 요구되는 $I_{ac,rms}$는 30 A이다.

본 시스템에서는 세 개의 PFC 상이 전체 입력전류를 균등하게 분담하도록 하므로 각 상의 인덕터 전류의 RMS 값 $I_{L,rms}$은 식 (21)과 같다.

따라서 정격 조건에서의 $I_{L,rms}$는 10 A이다. PFC에서 인덕터 전류를 정현파로 제어하므로 각 상의 인덕터 전류의 최대값 $I_{L,peak}$는 14.14 A로 계산된다. 실제 시스템에서는 전력변환 손실, 역률, 인덕터 전류리플 및 과도상태에 의해 이론값보다 높은 전류가 발생할 수 있으므로, 전력반도체와 Boost 인덕터의 정격전류는 충분한 설계 여유를 고려하여 선정한다.

Boost 인덕터와 DC-link 커패시터는 표 2의 시스템 설계 사양을 기준으로 각각 전류 리플과 DC-link 전압 리플을 고려하여 설계하였으며, 이에 대한 상세한 설계 과정은 다음 절에서 설명한다.

3.2 Boost 인덕터 설계

Boost 인덕터는 PFC의 입력전류 리플과 전력반도체의 최대전류를 결정하는 주요 수동소자이다. 본 논문에서는 각 상의 인덕터 전류 리플이 아닌 입력전류 $i_{ac}$의 리플률을 설계 기준으로 설정하여 Boost 인덕턴스를 선정한다.

본 논문에서는 입력전류의 리플률 $r_{i,ac}$를 입력전류의 최대값 $I_{ac,pk}$에 대한 리플의 크기 $\Delta i_{ac,pp}$로 정의하며, 식 (22)와 같다.

따라서 표 2에서 설정한 입력전류 리플률인 0.1을 만족하기 위한 $\Delta i_{ac,pp,max}$는 식 (23)으로 정의할 수 있다.

앞 절에서 계산한 $I_{L,peak}$는 14.14 A이고 $I_{ac,pk}$는 약 42.43 A가 된다. 식 (23)에 의하여 $r_{i,ac}$를 0.1 이하로 제한하기 위한 최대 허용 리플 $\Delta i_{ac,pp,max} = 4.24\text{ A}$로 계산된다.

$\Delta i_{ac,pp,max} = 4.24\text{ A}$를 고려하여 식 (15)에 의해 계산된 최소 인덕턴스에 설계 여유를 두어 Boost 인덕터의 인덕턴스는 280 $\mu\text{H}$로 선정하였다.

3.3 DC-link 커패시터 설계

단상 PFC에서는 입력전압과 입력전류가 동상으로 제어되더라도 순시 입력전력에는 계통주파수 $f_{grid}$의 2배에 해당하는 저주파 전력 맥동이 발생한다. 이에 따라 DC-link 커패시터는 입력단과 부하 사이의 순간적인 에너지 차이를 흡수 및 방출하며, DC-link 전압에는 $2f_{grid}$의 저주파 리플이 발생한다. 따라서 DC-link 커패시턴스는 정격출력과 저주파 리플을 고려하여 선정하였다.

DC-link 전압의 리플률 $\Delta V$는 $V_{dc}$에 대한 전압 리플의 크기 $\Delta V_{dc,pp}$로 정의하며, 식 (24)와 같다. 단상 PFC의 저주파 전력 맥동을 고려한 최소 DC-link 커패시턴스는 식 (25)와 같이 나타낼 수 있다^[8].

본 시스템은 $V_{dc}=400\text{ V}$ 조건에서 전압 리플 $\Delta V_{dc,pp}$가 65 V 이하가 되도록 설계하였다^[9]. 따라서 계산된 최소 커패시턴스에 설계 여유를 두어 DC-link 커패시터의 커패시턴스는 900 $\mu\text{F}$으로 선정하였다.

3.4 전력반도체 선정

본 논문에서는 스위칭 손실을 저감하기 위해 모든 스위치에 SiC MOSFET을 적용하였다. SiC MOSFET은 높은 정격전압과 빠른 스위칭 특성으로 고주파 PFC 운전에 적합하며, 소자 선정 시 $V_{DS}$, $I_D$, $R_{DS(ON)}$ 등의 특성을 고려하였다.

고주파 스위치는 70 kHz의 스위칭 주파수로 동작하므로 전압 및 전류정격뿐만 아니라 도통 손실과 스위칭 손실을 함께 고려하여 소자를 선정해야 한다. 본 시스템의 DC-link 전압은 400 V이므로 정상상태의 DC-link 전압과 스위칭 과정에서 발생하는 과도전압을 고려하여 드레인-소스 전압의 충분한 여유를 갖는 소자를 선정한다. 또한 각 상이 동일한 전류를 분담한다는 가정하에 정격조건에서 각 상 인덕터 전류의 peak 값 $I_{L,peak}$은 14.14 A로 계산된다. 실제 스위치에 흐르는 전류에는 인덕터 전류리플과 부하변동에 따른 과도전류가 포함될 수 있으므로 정격전류는 계산된 peak 전류에 충분한 여유를 고려하여 선정하였다.

저주파 스위치는 계통전압의 극성에 따라 도통상태가 전환되므로 고주파 스위칭 leg와 비교하여 스위칭 손실보다 도통 손실의 영향이 상대적으로 크며, 이에 따라 정격전류 및 $R_{DS(ON)}$을 주요 선정 기준으로 고려하여 고주파 스위치와 저주파 스위치는 각각 onsemi 社의 NTH4L040N120SC1, NTH4L020N120SC1로 선정하였다.

4.1 전체 제어 구성

그림 6은 3-phase interleaved Totem-Pole PFC의 전체 제어 블록도를 나타낸다. 전체 제어 시스템은 DC-link 전압을 지령값으로 추종하기 위한 출력전압 제어기, 입력전류가 지령전류에 추종하기 위한 입력전류 제어기, 계통전압의 위상각 검출을 위한 SOGI-PLL로 구성된다. PFC의 DC-link 전압에 포함되는 120 Hz 리플 성분이 제어기에 미치는 영향을 줄이기 위해 Notch filter를 적용하고 Duty를 선행 보상하기 위해 Duty feed-forward를 적용한다.

출력전압 제어부에서는 측정된 DC-link 전압 $V_{dc}$에 포함된 120 Hz 리플 성분을 Notch filter를 이용하여 저감한 후, 출력전압 지령 $V_{dc}^*$과 비교하여 전압 오차 $e_v$를 생성한다. 생성된 전압 오차는 PI 전압제어기에 입력으로 사용되며, 전압제어기의 출력은 입력전류 지령의 크기를 결정한다.

계통전압의 위상정보는 SOGI-PLL을 이용하여 검출한다. 계통전압 $v_{ac}$로부터 SOGI-PLL을 구성하는 Second-Order Generalized Integrator Quadrature Signal Generator (SOGI-QSG)는 서로 90°의 위상차를 갖는 직교 전압 성분 $v_\alpha$, $v_\beta$를 생성하며 Synchronous Reference Frame PLL (SRF-PLL)은 이를 동기좌표계로 변환하여 계통의 위상각 $\hat{\theta}$을 추정한다. 추정된 계통 위상각을 이용하여 계통전압과 동상인 정현파 신호를 생성하고, 이를 전압제어기의 출력과 곱하여 전체 입력전류 지령 $i_{ac}^*$을 생성한다.

각 상의 전류제어기는 전류 지령 $i_{La}^*$, $i_{Lb}^*$, $i_{Lc}^*$와 실제 인덕터 전류 $i_{La}$, $i_{Lb}$, $i_{Lc}$의 오차를 전류 PI 제어기의 입력으로 사용한다. 또한 입력전류 제어기의 동특성을 향상시키기 위해 Duty feed-forward를 수행한다. 최종 Duty 지령은 Duty feed-forward 성분 $d_{ff}$와 전류 PI 제어기 출력의 합으로 구성되며, 이를 PWM carrier와 비교하여 각 PFC 상의 PWM 신호를 생성한다. 세 개의 PFC 상에는 동일한 스위칭 주파수를 적용하고 각 PWM carrier에 0°, 120°, 240°의 위상차를 설정한다.

4.2 SOGI-PLL

단상 계통전압과 동기된 입력전류 지령을 생성하기 위해 계통전압의 위상각 정보가 필요하다. 본 논문에서는 단상 계통전압의 위상각을 검출하기 위해 SOGI-QSG와 SRF-PLL로 구성된 SOGI-PLL을 적용하였다^[14].

SOGI-PLL은 단상 계통전압으로부터 서로 직교하는 두 전압 성분을 생성하는 SOGI-QSG와, 생성된 직교성분을 이용하여 계통 각주파수 및 위상각을 추정하는 SRF-PLL로 구성된다. SOGI-QSG를 통해 계통전압과 동상인 $\alpha$축 전압 $v_\alpha$와 이에 대해 90°의 위상차를 갖는 $\beta$축 전압 $v_\beta$가 생성된다. 전달함수는 각각 식 (26), (27)로 나타낼 수 있다.

여기서 $k_{SOGI}$는 SOGI의 응답속도와 필터링 특성을 결정하는 이득이고 $\hat{\omega}$는 PLL에서 추정한 계통 각주파수이다. $k_{SOGI}$가 증가하면 계통주파수 변화에 대한 응답속도는 향상되지만 고조파 및 노이즈에 대한 필터링 성능이 저하될 수 있으며, 반대로 감소하면 필터링 성능은 향상되지만 응답속도가 느려질 수 있다. 본 논문에서는 응답속도와 필터링 성능 사이의 절충을 고려하여 $k_{SOGI}$을 1.414로 설정하였다.

SOGI-QSG에서 생성된 $v_\alpha$와 $v_\beta$는 SRF-PLL의 동기좌표계 변환에 사용된다. SRF-PLL은 추정 위상각 $\hat{\theta}$를 이용하여 동기좌표계의 d-q 전압으로 변환한다. q축 전압이 0이 되도록 제어함으로써 계통전압의 위상각을 추정한다. q축 전압은 식 (28)과 같이 나타낼 수 있다.

PLL의 PI 제어기는 $v_q$를 입력으로 하여 추정 각주파수의 보상성분 $\Delta\hat{\omega}$을 생성하며 식 (29)와 같이 나타낼 수 있다.

이후 $\Delta\hat{\omega}$와 계통 각주파수 $\omega_{grid}$의 합인 추정 각주파수 $\hat{\omega}$을 적분하여 추정 계통 위상각 $\hat{\theta}$를 얻으며, PLL이 정상적으로 동기되면 $v_q=0$이 되어 추정 위상각이 계통전압의 위상각을 추종한다. 여기서 $K_{p,PLL}$과 $K_{i,PLL}$은 각각 PLL 제어기의 비례 이득과 적분 이득이다. 이러한 이득은 PLL의 응답속도와 감쇠특성을 결정한다. 작은 위상오차를 가정한 SRF-PLL의 소신호 모델을 표준 2차 시스템과 비교하면 PI 이득은 식 (30)과 같다.

여기서 $\omega_n$은 PLL의 고유각주파수이고, $\zeta_{PLL}$은 감쇠비이며 $V_m$은 계통전압의 최대값이다. 본 논문에서는 PLL의 응답속도와 계통전압 고조파 및 노이즈에 대한 필터링 성능 간의 절충을 고려하여 $\omega_n = 2\pi f_n$의 관계에서 고유주파수 $f_n$을 5 Hz로 설정하고 $\zeta_{PLL}$을 0.707로 설정하여 PLL PI 제어기 이득을 $K_{p,PLL} = 0.14283$, $K_{i,PLL} = 3.1735$로 선정하였다. 최종적으로 SOGI-PLL에서 추정한 계통 위상각 $\hat{\theta}$은 정현파 입력전류 지령을 생성하는 데 사용된다.

4.3 출력전압 제어

출력전압 제어의 목적은 입력 및 부하 조건의 변화에도 DC-link 전압이 출력전압 지령을 안정적으로 추종하도록 하는 것이다. 본 논문에서는 출력전압 제어를 외부 제어 루프로 구성하고, 전압제어기의 출력으로 입력전류 지령의 크기를 결정한다. 또한 단상 계통을 소스로 사용하는 PFC의 특성상 DC-link 전압에 발생하는 120 Hz 리플 성분이 입력전류 지령에 영향을 미치는 것을 억제하기 위해 전압 피드백 경로에 Notch filter를 적용한다. Notch filter의 전달함수는 식 (31)과 같다.

식 (31)에서 $\omega_N$은 Notch filter의 중심 각주파수이고, $Q_N$은 중심주파수 주변의 감쇠 대역폭을 결정하는 품질계수이다. 본 시스템의 계통 주파수는 60 Hz이므로 Notch filter의 중심주파수 $f_N$을 120 Hz로 설정하였다. 품질계수 $Q_N$이 증가할수록 감쇠 대역폭이 좁아져 계통주파수 변동에 따른 리플 주파수 변화에 민감해질 수 있다. 반면 품질계수 $Q_N$이 감소하면 중심주파수 주변에 보다 넓은 감쇠 대역을 확보할 수 있다. 본 논문에서는 120 Hz 리플에 충분한 감쇠성능을 확보하고, 전압제어 대역에 미치는 영향을 최소화하기 위해 품질계수 $Q_N$을 1로 설정하였다. 이에 따라 DC-link 전압의 DC 성분은 유지하고 120 Hz 리플 성분을 감쇠하도록 구성하였다.

Notch filter를 통과한 DC-link 전압을 $V_{dc,N}$이라 하면 출력 전압 오차 $e_v$는 식 (32)와 같고 출력전압 제어에는 PI 제어기를 적용하며, PI 제어기의 출력 $I_m^*$는 식 (33)과 같다.

여기서 $K_{pv}$와 $K_{iv}$는 각각 출력전압 제어기의 비례 이득, 적분 이득이며 $I_m^*$은 전체 입력전류 지령의 크기를 나타낸다. 생성된 $I_m^*$은 SOGI-PLL에서 검출된 계통 위상정보와 결합하여 정현파 입력전류 지령을 생성하며, 이에 대한 상세한 입력전류 제어 방법은 다음 절에서 설명한다.

4.4 입력전류 제어

입력전류 제어의 목적은 각 PFC 상의 인덕터 전류가 계통전압과 동상인 정현파 전류지령을 추종하도록 제어하여 높은 역률과 낮은 입력전류 THD를 확보하는 것이다. 본 논문에서는 세 개의 PFC 상에 각각 독립적인 PI 전류제어기를 적용하고, 전류제어기의 부담을 줄이기 위해 Duty feed-forward를 함께 적용하였다.

앞 절의 출력전압 제어기에서 생성된 $I_m^*$은 전체 입력전류 지령의 크기를 결정한다. SOGI-PLL에서 추정한 계통 위상각 $\hat{\theta}$을 이용하여 계통전압과 동상인 전체 입력전류 지령을 식 (34)와 같이 생성한다.

3-phase interleaved 구조에서는 전체 입력전류를 세 개의 PFC 상이 균등하게 분담하도록 각 상에 동일한 전류지령을 적용하여 각 상의 인덕터 전류 지령은 식 (35)와 같다.

각 상의 전류제어기는 인덕터 전류지령과 실제 측정된 인덕터 전류의 오차를 이용하여 독립적인 PI 제어를 수행하며, 이를 통해 세 상의 인덕터 전류가 동일한 전류지령을 추종하도록 제어한다.

전류 PI 제어기만으로 Duty를 생성할 경우, 입력전압과 DC-link 전압에 따라 정상상태에서 요구되는 기본 Duty까지 보상해야 하므로 제어기의 출력 부담이 증가할 수 있다. 따라서 본 논문에서는 Boost 컨버터의 정상상태 입출력 전압 관계에 기반한 Duty feed-forward $d_{ff}$를 적용하였다. $d_{ff}$는 식 (2)의 $D$와 같다. $d_{ff}$와 각 상의 전류 PI 제어기 출력의 합으로 각 상의 최종 Duty 지령 $d_a$, $d_b$, $d_c$을 나타낼 수 있다.

최종적으로 생성된 $d_a$, $d_b$, $d_c$는 각 상의 PWM 생성부에 전달되며, PWM carrier에 각각 0°, 120°, 240°의 위상차를 적용하여 3-phase interleaved 동작을 구현한다.

5.1 정상상태 및 DC-link 전압 제어

3-phase interleaved Totem-Pole PFC의 정상상태 동작과 DC-link 전압 제어 성능을 검증하기 위해 정격 입력전압 조건에서 실험을 수행하였다.

그림 8은 $v_{ac}=220\text{ Vrms}$, Vdc=400 V 및 Po =6.6 kW 조건에서 측정한 입력전압 $v_{ac}$, 입력전류 $i_{ac}$, DC-link 전압 Vdc 및 입력전류 지령의 DAC 파형 $DAC_{i_{ac}^*}$ 이다. 입력전류는 계통전압과 동상인 정현파 형태로 전류지령을 안정적으로 추종하며, DC-link 전압은 400 V의 지령값에 안정적으로 제어되었다. 또한 DC-link 전압에는 120 Hz 리플 성분의 영향을 억제하기 위한 Notch filter가 적용되었다. 이를 통해 본 시스템이 설계된 400 V DC-link 조건에서 안정적인 정상상태 제어성능을 갖는 것을 확인하였다.

5.2 부하 변동 특성

3-phase interleaved Totem-Pole PFC의 부하변동에 대한 DC-link 전압제어 동특성을 검증하기 위해 부하를 step으로 변동하는 실험을 진행하였다. 그림 9는 부하변동 시 입력전압, 입력전류 및 DC-link 전압의 과도응답을 나타낸다. 입력전압은 220 Vrms로 일정하게 유지하고, DC-link 전압 지령을 400 로 일정하게 설정하였다. 그림 9(a)는 출력 부하를 정격출력의 20%인 1.32 kW에서 정격출력인 6.6 kW로 step 증가시킨 경우이며, 그림 9(b)는 정격출력인 6.6 kW에서 정격출력의 20%인 1.32 kW로 step 감소시킨 경우이다.

부하가 급격히 증가하면 순간적으로 출력전력이 입력전력보다 커지면서 DC-link 커패시터의 저장에너지가 감소하여 DC-link 전압이 일시적으로 감소한다. 이후 출력전압 제어기에 의해 입력전류 지령이 증가하고 입력전력이 증가하면서 DC-link 전압이 지령값으로 회복된다. 실험 결과, DC-link 전압에 43.5 V의 undershoot가 발생하였으며, settling time은 39.26 ms로 측정되었다.

반대로 부하가 급격히 감소하면 부하가 요구하는 출력전력이 순간적으로 감소하는 반면 입력전력은 즉시 감소하지 않으므로, 에너지가 DC-link 커패시터에 저장되어 DC-link 전압이 일시적으로 상승한다. 이후 출력전압 제어기에 의해 입력전류 지령이 감소하고 입력전력이 감소하면서 DC-link 전압이 지령값으로 회복한다. 실험 결과 DC-link 전압에 48.5 V의 overshoot가 발생하였으며, settling time은 42.52 ms로 측정되었다.

따라서 정격출력의 20%와 100% 사이에서 부하가 급격히 증가하거나 감소하는 조건에서도 입력전류 지령이 부하변동에 따라 조절되고, DC-link 전압이 일시적인 undershoot 또는 overshoot 이후 지령값으로 회복되었다.

5.3 2-interleaved 및 3-interleaved 구조의 입력전류 특성 및 역률 비교

Interleaving 상 수에 따른 입력전류 특성 및 역률을 비교하기 위해 각 PFC 상의 스위칭 주파수는 70 kHz로 동일하게 설정하였다. 2-interleaved 구조에서는 각 PFC 상의 PWM carrier 위상각을 0°와 180°로 설정하였으며, 3-interleaved 구조에서는 각각 0°, 120°, 240°로 설정하였다.

2.3절에서 분석한 interleaving 상 수에 따른 입력전류 리플 특성을 실험적으로 검증하였다. 실험 조건은 두 구조 전부 입력전압 220 Vrms, DC-link 전압 400 V, 출력전력 6.6 kW로 동일하다. 2-interleaved 구조에서 입력전류의 최대 리플은 $D$가 각각 1/4, 3/4에서 발생한다. 그림 10(a)는 2-interleaved 구조에서의 입력전류 한 주기 파형과 $D$가 1/4인 지점의 입력전류를 확대한 파형이다. $D$가 1/4인 지점에서 측정된 입력전류의 최대 리플은 3.4 A이다. 3-interleaved 구조에서 입력전류의 최대 리플은 $D$가 각각 1/6, 1/2, 5/6에서 발생한다. 그림 10(b)는 3-interleaved 구조에서의 입력전류 한 주기 파형과 $D$가 1/2인 지점의 입력전류를 확대한 파형이다. $D$가 1/2인 지점에서 측정된 입력전류의 최대 리플은 2.28 A이다. 따라서 동일한 Boost 인덕턴스 및 스위칭 주파수 조건에서 3-interleaved 구조의 입력전류 최대 리플은 2-interleaved 구조에 비해 약 32.9% 감소하였으며, 이는 2.3절에서 이론적으로 도출한 약 33.3%와 유사한 결과이다.

또한 interleaving 동작하는 상 수에 따른 입력전류 리플 주기를 비교하였다. 2-interleaved 구조에서 입력전류의 리플 주기는 약 7.143 $\mu\text{s}$로, 이에 해당하는 리플 주파수는 약 140 kHz로 스위칭 주파수의 2배에 해당한다. 3-interleaved 구조에서 입력전류의 리플 주기는 약 4.762 $\mu\text{s}$로 이에 해당하는 리플 주파수는 210 kHz로 스위칭 주파수의 3배에 해당한다. 따라서 3-interleaved 구조는 2-interleaved 구조에 비해 입력전류의 최대 리플 크기를 감소시키는 동시에 리플 주파수를 증가시키는 것을 실험적으로 검증하였다.

측정된 입력전류의 고조파 왜곡 특성을 정량적으로 평가하기 위해 입력전류의 THD를 산출하였다. 측정된 입력전류의 RMS 값 $I_{ac,rms}$와 60 Hz 기본파 전류성분의 RMS 값 $I_{1,rms}$를 이용하여 기본파를 제외한 전류성분의 RMS 값을 계산하였으며, 입력전류의 THD는 식 (36)과 같이 계산하였다.

그림 11은 2-interleaved와 3-interleaved 구조의 부하율에 따른 입력전류 THD 계산 결과를 나타낸다. 두 구조 간 최대 THD 차이는 50% 부하율에서 각각 14.769%와 10.898%로 계산되어 3-interleaved 구조에서 3.871%p 낮은 THD를 나타냈다.

한편 PFC의 입력전류 품질을 평가하기 위해 역률을 함께 측정하였다. 역률은 입력 유효전력과 입력전압 및 입력전류의 RMS 값을 이용하여 식 (37)과 같이 계산하였다.

그림 12는 2-interleaved와 3-interleaved 구조의 역률 측정결과를 부하율에 따라 나타낸다. 두 구조 모두 25%, 50%, 75%, 100%의 부하율에서 각각 약 0.971, 0.990, 0.994, 0.996의 유사한 역률을 나타냈으며 50% 이상의 부하율에서는 0.990 이상의 높은 역률을 유지하였다.

따라서 3-interleaved 구조는 2-interleaved 구조와 동등한 수준의 높은 역률을 유지하면서 입력전류 THD를 저감할 수 있음을 확인하였다. 정격부하에서 3-interleaved 구조는 THD 5.438%와 역률 0.996을 나타냈다.

5.4 전력변환효율

2-interleaved와 3-interleaved 구조의 전력변환효율을 동일한 출력전력 조건에서 비교하기 위해 출력전력에 따른 효율을 측정하였다. 각 구조를 1.1 kW에서 6.6 kW까지 각각 1.1 kW씩 변화시키며 효율을 측정하였다. 실험 조건은 입력전압 220 Vrms, DC-link 전압 400 V로 동일하다.

그림 13은 2-interleaved 구조와 3-interleaved 구조의 출력전력에 따른 전력변환효율 측정 결과를 나타낸다. 두 구조 모두 2.2 kW에서 최대효율을 나타냈으며, 3-interleaved 및 2-interleaved 구조의 최대효율은 각각 98.716%와 98.452%로 측정되었다. 전 구간에서 3-interleaved 구조의 전력변환효율은 2-interleaved 구조보다 높게 측정되었으며, 가장 큰 효율 차이는 4.4 kW에서 0.394%p로 나타났다.

동일한 총 출력전력 조건에서 3-interleaved 구조는 전체 입력전류를 세 상으로 분담하므로 2-interleaved 구조보다 각 상의 RMS 전류가 작다. 이에 따라 고주파 스위치의 도통 손실과 Boost 인덕터의 동손이 감소할 수 있으며, 입력전류 리플 감소에 따른 RMS 전류 성분의 감소 또한 손실 저감에 기여할 수 있다. 3-interleaved 구조는 정격출력 6.6 kW에서 97.978%의 효율을 나타내어, 정격출력까지 높은 전력변환효율을 달성하였다.