2.1 전력 분배기, 결합기 설계

고출력 병렬 증폭기 구조의 핵심 요소인 전력 분배기와 결합기를 설계하여 다수의 능동 소자를 균일하게 구동하고, 증폭된 신호를 손실 없이 합성하고자 하였다. 특히, 경로 간 진폭 불균형과 위상차를 최소화하여 최종 출력 전력, 결합 효율, 그리고 전체 증폭기의 선형성을 극대화하는 데 중점을 두었다. 구동 증폭단(DA)을 위한 4-way 분배기/결합기와 주 전력 증폭단(PA)을 위한 12-way 분배기/결합기를 각각 설계하고 시뮬레이션을 통해 성능을 검증하였다.

그림 3 4-Way 전력 분배 및 결합기

Fig. 3 4-Way Divider & Combiner

그림 4 12-Way 전력 분배 및 결합기

Fig. 4 12-Way Divider & Combiner

그림 3은 DA의 전력 분배기 및 결합기이며 그림 4는 전력증폭기의 전력 분배기 및 결합기다. 4가지 회로의 시뮬레이션 결과는 다음과 같다. 전력분배기 및 결합기의 삽입손실차이와 위상 차이가 적은 것을 알 수 있다. DA 입력단에는 4-way 전력 분배기를 적용하여 입력 신호를 4개의 TR에 균등하게 분배하였다. 와이어 본딩을 사용하여 TR과 분배기를 연결하였으며, 각 포트의 진폭과 위상 특성을 정밀하게 조절하기 위해 와이어 본딩의 길이를 최적화하고 연결 부위에 패턴을 형성하였다. 시뮬레이션 결과, 진폭 불균형은 최대 0.25 dB, 위상차는 0.23도로 매우 우수한 평형 특성을 나타내어 신호가 균일하게 전달됨을 확인하였다. 출력단에는 4-way 전력 결합기를 사용하여 증폭된 신호를 합성하였다. 결합 효율을 높이기 위해 양 끝에 스터브(Stub)를 추가하여 진폭 및 위상 특성을 보정하였다. 시뮬레이션 결과, 진폭 불균형 0.07 dB, 위상차 0.22도를 기록하여 신호 왜곡을 최소화하고 다음 단인 주 전력 증폭단(PA)으로 전달되는 신호 품질을 확보하였다.

전력 증폭기에는 50 W급 고출력을 달성하기 위해 12개의 TR을 병렬로 연결하는 구조로 진행하였으며, 이를 위해 12-way 전력 분배기 및 결합기를 설계하였다. 고차 병렬 구조에서 발생하기 쉬운 배선 길이 차이와 기생 성분에 의한 불균형 문제를 해결하기 위해 전체 구조의 대칭성을 유지하고 전송선 및 와이어 본딩 길이를 정밀하게 조정하였다. 입력단 12-way 분배기는 P1 포트로 입력된 신호를 2-way로 1차 분배한 후, 다시 6개씩 묶인 포트 그룹으로 전달하는 방식을 적용하였다. 시뮬레이션 결과, 진폭 불균형 0.38 dB, 위상차 0.85도를 달성하여 고차 병렬 구조임에도 불구하고 높은 결합 효율을 확인하였다. 출력단 12-way 결합기는 12개의 포트에서 증폭된 신호를 입력받아 2-way 결합 과정을 거쳐 P1 포트로 최종 합성하는 구조이다. 시뮬레이션 결과, 진폭 불균형 0.39 dB, 위상차 0.96도의 안정적인 특성을 보였으며, 이는 0.4 dB 이하의 진폭 오차와 1도 이하의 위상 오차 목표를 만족하는 결과이다.

결론적으로, 본 연구에서 설계된 전력 분배기와 결합기는 X-대역에서 낮은 삽입 손실과 우수한 경로 평형 특성을 입증하였으며, 이는 전체 증폭기의 고효율 동작과 50 W급 출력 목표 달성을 위한 핵심적인 기반을 제공한다.

2.2 입출력 임피던스 정합 회로 설계

X-대역에서 동작하는 GaN HEMT 증폭기의 출력 전력, 효율(PAE), 그리고 선형성을 극대화하기 위해 트랜지스터의 입·출력 임피던스를 정합시키는 매칭 네트워크를 설계하였다 ^[10]. 높은 주파수 대역에서의 기생 성분과 손실을 최소화하기 위해 전송선로와 스터브를 활용한 회로 구조를 적용하였다. 그림 5와 그림 6은 설계한 전력 분배기와 전력 결합기에 임피던스 정합 회로를 설계한 그림이다.

그림 5와 그림 6의 임피던스 정합 회로와 TR을 연결하여 시뮬레이션을 진행 한 결과는 다음과 같다.

그림 5 드라이브 증폭기의 입출력 임피던스 정합회로

Fig. 5 Input/Output Matching Network of Drive Amplifier

그림 6 전력증폭기의 입출력 임피던스 정합 회로

Fig. 6 Input/Output Matching Network of Power Amplifier

구동 증폭단(DA)의 입력 매칭 회로는 25Ω 전송선로와 듀얼 스터브 구조를 기반으로 설계되었다. 그러나 요구되는 임피던스 변환을 위해 전송선로의 전기적 길이가 길어지는 문제가 발생하여, 제한된 칩 공간 내 구현이 한계가 있어, 50Ω 전송선로를 병렬로 연결하여 등가적으로 낮은 임피던스를 구현하였다. 출력단 매칭 회로 역시 15.5Ω 전송선로 등을 활용하여 손실을 줄이고 정합 특성을 확보하였다. 주 전력 증폭단의 매칭 네트워크 또한 패키지 내부의 제한된 공간을 고려하여 설계되었다. 입력단에는 25Ω 전송선로와 듀얼 스터브를, 출력단에는 30Ω 전송선로와 듀얼 스터브를 배치하여 매칭을 진행했다.

설계한 입출력 임피던스 정합 회로 설계를 바탕으로 소신호 및 대신호 이득 시뮬레이션을 진행했다.

그림 7 전력증폭기의 소신호이득 시뮬레이션 결과

Fig. 7 Small-Signal gain Results of Amplifier

그림 8 전력증폭기의 대신호이득 시뮬레이션 결과

Fig. 8 Large-Signal gain Results of Amplifier

그림 7과 8은 제안하는 증폭기의 시뮬레이션 결과다. 소신호이득 시뮬레이션 결과 소신호이득은 22.6dB, 입출력 반사 손실은 -10.287dB, -12.153dB이며 대신호 이득은 18.53dB, 효율은 41.24%로 목표한 성능을 검증했다.

2.3 바이어스 티 회로 설계

제안하는 증폭기는 12-way 병렬 구조를 기반으로 하므로, 각 트랜지스터에 균일하고 안정적인 게이트 및 드레인 전압을 공급하여 정확한 동작점을 형성하는 것이 중요하다. 특히 고출력 GaN 증폭기는 구동 시 높은 바이어스 전류가 흐르기에 전기적 손실이 적은 기판 선정이 필수적이다. 본 연구에서는 Taconic사의 RF-35 기판을 사용하여 바이어스 회로를 설계하였다 ^{[11], [12]}. 해당 기판은 0.035 mm의 동박 두께를 가져 높은 전류를 전압 강하 없이 전달할 수 있고, 유전 손실이 낮아 RF 신호 누설에 의한 효율 저하를 방지하는 데 유리하다. 바이어스 라인이 주 신호 경로인 RF 라인에 영향을 주지 않도록 설계했다. RF 신호 경로에서 약 $\lambda$/4 지점에 Tee-Junction을 사용하여 바이어스 라인을 연결하였으며, 대용량 커패시터와 고주파 바이패스 커패시터를 조합하여 해당 지점이 RF적으로 오픈 상태가 되도록 임피던스를 변환하였다. 구체적으로, 저주파 대역의 전원 안정화를 위해 33,000 pF 및 2.2 uF의 대용량 커패시터를 배치하였고, 10 pF 및 470 pF의 바이패스 커패시터를 트랜지스터 근접 위치에 배치하여 고조파 및 누설 RF 성분을 효과적으로 접지로 바이패스시켰다.

그림 9 바이어스 회로 시뮬레이션 결과

Fig. 9 Simulation results of Bias Tee

시뮬레이션 결과, 그림 9와 같이 설계된 바이어스 회로는 입출력 반사손실이 40dB 이상으로 신호의 반사가 거의 없으며, 삽입 손실은 0.041dB로 매우 낮다. 이는 바이어스 회로가 RF신호 경로와 상호 간섭없이 동작하며, 50W급 고출력 증폭 구동시에도 안정적인 전원 공급이 가능하다.