1. 서 론

최근 전력 반도체 소자의 고효율, 소형화 및 경량화를 위해 낮은 도통 저항과 높은 항복전압, 그리고 빠른 스위칭 속도를 가지는 GaN HEMT 전력 반도체 소자의 사용 및 연구가 진행되고 있다. 하지만 GaN HEMT는 물성적 특성상 Normally-on 특성이 있고 이는 기존 MOSFET이 적용되던 시스템에 활용하기 어렵다는 문제점을 가지고 있다. 이러한 문제점을 해결하기 위해 저전압 Si MOSFET과 직렬로 구성함으로써 Normally-off가 구현된 Cascode GaN HEMT⁽¹⁾와 불순물 도핑을 통해 p-type 구조로 Normally-off가 구현된 E-mode GaN HEMT^(2)~(3) 두 종류의 GaN HEMT가 최근 전력전자 시장에서 주로 사용되고 있다. GaN HEMT는 빠른 스위칭 속도 때문에 높은 dv/dt 및 di/dt 특성, 낮은 문턱 전압으로 노이즈에 의한 Faulty Turn-on이 발생할 수 있으며 이러한 Faulty Turn-on이 발생한다면 급격한 전류의 상승으로 소자와 회로의 소손이 발생할 수 있기 때문에 이러한 피해를 방지하기 위해서는 보다 빠른 단락 감지가 필요하다. 참고문헌⁽⁴⁾에서 제시한 Desaturation 기반의 단락 검출 회로는 구현이 쉽다는 장점이 있지만, 실리콘 전력 반도체와 달리 짧은 단락 내구시간을 가지는 GaN HEMT에는 적용이 어렵다. 과전류 검출에 용이한 Rogowski Coil을 이용한 단락 전류 검출 회로를 참고문헌⁽⁵⁾에서 제시하고 있지만, 회로 구현이 복잡하다는 단점이 존재한다. 참고문헌⁽⁶⁾에서는 위상 레그 전압 감지 방식을 통해 효과적으로 단락을 검출하였으나 GaN HEMT 종류에 따른 특성 차이는 분석되지 않았다. 따라서 본 논문에서는 기존에 연구가 진행되지 않은 GaN HEMT 종류에 따른 특성의 차이가 위상 레그 전압 감지 방식의 전압 강하 특성에 미치는 영향을 시뮬레이션으로 분석하고 분석의 타당성을 실험으로 검증하였다.

2. 단락 감지 방식

회로에서 단락이 발생할 때 시스템의 손상과 소자들의 소손 방지 및 보호회로 동작을 위해서는 그만큼 빠른 단락 감지 회로의 설계가 요구된다. TABLE Ι은 세 가지의 대표적인 단락 감지 방식별 특징을 보여준다. 단락을 감지하는 방식은 대표적으로 DESAT(Desaturation)방식과 Rogowskil coil 방식 그리고 최근에 연구되고 있는 위상 레그 전압 감지 방식 등이 있다. DESAT 방식은 스위치의 V-I 특성 곡선에 기반하여 미리 설정

그림. 1. D-mode GaN과 E-mode GaN의 구조

Fig. 1. Structure of D-mode GaN & E-mode GaN

된 기준 전압보다 높은 전압이 스위치 양단에 인가될 때 단락 여부를 판단하며, 단락 발생 시 게이트 신호를 차단하여 단락 감지 및 보호동작을 진행하는 방식이다.

DESAT 방식은 다른 단락 감지 방식들에 비해 간단한 원리와 구성으로 회로의 해석 및 구현이 쉬우므로 IGBT, 실리콘 전력 반도체에 가장 빈번하게 사용되는 방식이다. 하지만 노이즈에 의한 오검출을 방지하기 위해 존재하는 블랭킹 커패시터의 충전시간인 블랭킹 타임이 수백 ns ~ 수 us가 소요되기에 단락내구시간이 수백 ns 정도로 짧은 GaN HEMT에는 적용하기 어렵다⁽⁷⁾. Rogowski coil을 이용한 과전류 검출 방식은 Rogowski coil 주변에 흐르는 전류의 변화율로 코일에 유도되는 전압을 적분하여 코일 주변으로 흐르는 전류를 측정함으로써 단락을 검출하는 방식이다⁽⁸⁾. Rogowski coil 방식은 전력 반도체 소자에 흐르는 전류를 직접 측정할 수 있어 빠른 과전류 판단이 가능하지만 Rogowski coil과 적분회로로 구성되어 회로가 복잡하고 측정의 오차를 줄이기 위해서는 적분기의 설계가 중요하여 구현이 어렵다. 본 논문에서 적용한 Phase leg voltage 측정 방식은 단락 발생 시 회로 내 기생 인덕턴스 성분에 의해 위상 레그 전압이 설계자가

설정한 기준 전압보다 낮아질 때 단락을 검출하는 방식이다. Phase leg voltage 단락 검출회로는, 구현 방법이 간단하고 검출속도가 빠르다는 특징을 가진다⁽⁵⁾.

3. GaN HEMT 종류

GaN 전력 반도체는 AlGaN과 GaN 사이의 2DEG(Two Dimensional Electron Gas)에 의해서 높은 전하밀도와 전자이동도를 가지며 전류가 역방향으로 흐를 때 소수 캐리어가 관여하지 않아 역회복 전하량이 0이라는 장점이 있다. Fig. 1은 D-mode GaN HEMT와 E-mode GaN HEMT의 구조를 보여준다. 기본적인 D-mode GaN HEMT 전력 반도체는 기본적으로 Normally-on 특성을 가지기 때문에 일반적인 전력전자 시스템에 적용하기 어렵다는 문제점이 존재한다. 따라서 전력전자 시장에서는 여러 가지 방법으로 Normally-off 특성이 구현된 E-mode GaN HEMT 전력 반도체와 Cascode GaN HEMT 전력 반도체가 상용화되어 주로 사용되고 있다. E-mode GaN HEMT의 경우 게이트 전극과 AlGaN 사이에 p-type 도핑 층을 이용하여 Normally-off를 구현하거나⁽⁹⁾, 플라즈마 공정을 통해 Normally-off를 구현한 방식⁽¹⁰⁾, ⁽¹¹⁾ 등, 다양한 방법으로 Normally-off 특성을 구현했다. Cascode GaN HEMT의 경우 D-mode GaN HEMT의 입력($V_{GS}$)전압이 저전압 MOSFET의 출력($V_{DS}$)에 의해 결정되는 방식으로 D-mode GaN HEMT와 저전압 MOSFET을 직렬로 구성함으로써 Normally-off를 구현했다. 하지만 저전압 MOSFET과 D-mode GaN HEMT의 직렬 구성으로 인해 Cascode GaN HEMT의 턴온 에너지를 증가 및 턴오프 게이트에 기생성분으로 인한 링잉을 유발하는 것을 확인했다⁽¹²⁾. 따라서 GaN HEMT의 Normally-off 특성을 구현하는 방식에 따라 물성적, 구조적 차이가 발생하게 되고 이러한 차이는 GaN HEMT의 전기적 성질의 차이를 발생시키는 원인이 되어 단락 발생 시 전압 강하의 특성에 영향을 미칠 것으로 사료된다.

4. 시뮬레이션

E-mode GaN HEMT와 Cascode GaN HEMT의 위상 레그 전압 강하 특성 비교 시뮬레이션은 LTspice 시뮬레이션 프로그램을 이용했다. 회로 구성은 Fig. 2와 같이 HSF(Hard Switching Fault)단락 상황을 모의하기 위해 Double pulse test 회로를 구현했다. 위상 레그 전압 강하 특성의 비교 시뮬레이션은 실제 실험에 사용될 Double pulse test board와 동일한 실험 조건 및 기생 성분들의 매개변수를 대입후 시뮬레이션을 진행했다. 시뮬레이션에 적용된 매개변수를 TABLE Ⅲ에 나타내었다. 시뮬레이션과 실험에 사용된 Cascode GaN HEMT는 Transphorm 社의 TP65H150G4LSG (650V/13A), 비교를 위한 E-mode GaN HEMT는 GaN systems 社의 GS-065-011-1-L(650V/11A)를 사용하였다. TABLE Ⅳ은 사용된 두 GaN HEMT 전력 반도체 스위치의 매개변수를 보여준다. Fig. 4는 Power loop의 기생 인덕턴스 성분의 크기가 변화에 의한 위상 레그 전압 강하의 크기 변화 양상을 나타낸다. Fig. 3은 Cascode GaN HEMT와 E-mode GaN HEMT를 적용한 경우 시뮬레이션 결과 파형을 나타낸다. 위상 레그 전압 강하 특성 비교 시뮬레이션은 입력전압 400V가 회로에 인가되고 상단부 스위치가 켜져 있는 상태에서 하단부 스위치에 250ns의 스위치 턴-온 펄스를 입력함으로써 GaN HEMT 하단부 스위치가 켜지고 순간적으로 큰 전류가 흐르는 HSF 단락 상황을 모의 하였다. 시뮬레이션 결과 위상 레그 전압 강하의 크기는 Cascode GaN HEMT 적용 시 140V, E-mode GaN HEMT 적용시에는 397V의 전압 강하가 발생하는 것을 확인했다. 이러한 전압 강하는 단락이 발생되어 큰 전류가 흐르는 시점에 회로에 존재하는 기생 인덕턴스 성분에 의한 것으로, 기생 인덕턴스에 인가되는 전압은 수식(1)과 같이 나타난다.

그림. 2. 위상 레그 전압 강하 실험 회로 구성

Fig. 2. Circuit configuration for phase leg voltage drop

그림. 3. 위상 레그 전압 강하 시뮬레이션 결과

Fig. 3. phase leg voltage drop simulation result

그림. 4. 파워루프 인덕턴스의 변화에 따른 전압 강하 양상

Fig. 4. Voltage drop pattern according to power loop inductance change

그림. 5. 위상 레그 전압 강하 실험 세팅

Fig. 5. Phase leg voltage drop test setting

그림. 6. 위상 레그 전압 강하 실험 결과

Fig. 6. Phase leg voltage drop test result

5. 실 험

시뮬레이션의 타당성을 검증하기 위해 Double Pulse Test로 구성된 Fig. 5의 실험회로를 구성하였다. 위상 레그 전압 측정을 위해 상단 스위치가 켜져 있는 상태에서 하단부 GaN HEMT에 250ns의 턴-온 펄스를 인가해 HSF 단락을 발생시키고, GaN HEMT 전력 반도체 종류에 따라 나타나는 위상 레그 전압 강하 특성을 비교 및 분석했다. Fig. 6은 Cascode GaN HEMT를 적용하였을 경우의 실험 결과 파형과 E-mode GaN HEMT를 적용하였을 때 실험 결과 파형이다. 위상 레그 전압 강하 특성 비교 실험 결과, Cascode GaN HEMT는 단락 발생 후 40ns 시점일 때 140V의 위상 레그 전압 강하가 발생했다. 또한 단락 전류는 300ns 시점 24A까지 상승하다 감소함을 확인했다. E-mode GaN HEMT를 적용하였을 경우에는 단락 발생 후 20ns 시점일 때 400V의 위상 레그 전압 강하가 나타났다. 또한 단락 전류는 85ns시점 50A까지 증가했다가 감소하는 형태로 나타났다. 이러한 실험 결과를 통해 E-mode GaN HEMT 전력 반도체 적용한 경우에 Cascode GaN HEMT 전력 반도체를 적용하였을 때 보다 약 260V 더 큰 위상 레그 전압의 강하가 나타나는 것으로 확인되었다. 위상 레그 전압 강하 비교 실험 결과는 GaN HEMT 전력 반도체의 Normally-off를 구현하기 위해 추가되는 제조 공정 및 구조의 변화로 인한 것으로 예상판단되며, 이러한 차이가 두 GaN HEMT 전력 반도체 적용 시 나타나는 위상 레그 전압의 차이를 만들어내는 것을 확인하였다.

6. 결 론

본 논문에서는 HSF 단락 조건 상황에서 위상 레그 전압 감지 방식을 기반으로 E-mode GaN HEMT와 Cascode GaN HEMT 전력 반도체에 대한 단락 시 위상 레그 전압 강하 특성을 시뮬레이션과 실제 실험을 통해 비교 및 분석을 수행했다. 동일한 회로 및 테스트 조건에서 진행한 위상 레그 전압 강하 실험 결과 E-mode GaN HEMT 전력 반도체 스위치가 Cascode GaN HEMT 전력 반도체 스위치보다 140V 더 큰 위상 레그 전압 강하가 발생하는것을 확인하였다. 이와 같은 실험 결과는 Normally- off를 구현하기 위한 제조 공정 및 구조의 차이에 의한 GaN HEMT 전력 반도체의 물성적인 차이로 예측된다. 이러한 실험 결과로, 위상 레그 전압 감지 방식 적용 시 GaN HEMT 전력 반도체의 종류에 따라 파워 루프에 존재하는 기생 인덕턴스 성분이 위상 레그 전압에 미치는 영향을 고려해야 하며, 이를 통해 더욱 정확하고 신뢰도 높은 단락 검출 시스템 설계에 기여할 수 있을 것으로 기대한다. 결과를 토대로 최적 단락검출 시스템 설계 후 단락 보호 회로를 제작할 예정이다.