2.1 한 상 입력 PLL 고조파 성분 모델링

한 상 입력 DQ 변환은 R상을 기준으로 설명한다. 일반적인 3상 DQ 변환과 달리, 한 상 입력 PLL에서는 특정 상의 전압 정보를 이용하여 가상의 $\alpha\beta$ 정지좌표계 성분을 구성하고, 이를 동기좌표계로 변환한다. (1)과 (2)를 통해서 R상 입력 전압에 대한 DQ 전압 성분은 (3)으로 정의된다.

여기서 $d_r$과 $q_r$은 R상의 DQ 전압 성분이고, $V_{peak,r}$은 R상 최대 전압이며, $\theta_g$와 $\theta_r$은 각각 계통 위상각과 그 추정값이다. S상과 T상 전압도 동일한 방식으로 각 상 기준의 DQ 전압 성분으로 변환될 수 있다. (3)에서 $\theta_g$와 $\theta_r$이 일치한다고 가정하면 (4)로 정의된다. 이때 DQ 변환된 전압 성분에는 DC 성분뿐만 아니라 $2\theta_g$로 표현되는 2차 고조파 성분이 포함된다. 따라서 한 상 입력 PLL에서는 위상 추정 과정에서 2차 고조파 성분이 q축 전압 및 PI 제어기 출력에 영향을 줄 수 있다. 이는 추정 각주파수와 위상각의 리플을 유발하는 주요 원인이 된다.

이러한 2차 고조파 성분은 MAF와 같은 디지털 필터를 활용하거나 정상분과 역상분을 분리하는 DSOGI와 같은 기법을 통해서 저감시킬 수 있다. 그러나 MAF 기반 방법은 필터링 지연에 의해 동특성이 제한될 수 있으며, DSOGI 기반 방법은 고조파 왜곡이 심한 계통에서는 구조가 복잡해질 수 있다. 본 논문에서는 CDSC 기법을 이용하여 잔류 고조파 성분을 저감하고 각 상의 위상 정보를 독립적으로 검출할 수 있는 향상된 PLL 알고리즘을 제안한다.

그림 2 제안된 PLL의 블록 다이어그램

Fig. 2 Block diagram of the proposed PLL

2.2 정지좌표계 Delayed Signal Cancellation 기법

계통 신호는 주기성을 가지므로, DSC 기법을 통해 반파 대칭성을 활용하면 특정 고조파 성분을 효과적으로 제거할 수 있다. 이 경우 지연 제거 연산자 $n$을 통해 신호를 기본 주기의 $T/n$만큼 지연시켜서 원 신호와 조합함으로써 특정 고조파 성분을 상쇄한다. 그림 1은 정지좌표계에서의 일반적인 DSC 기반 PLL 구조를 나타낸다. 정지좌표계 기반 시간 영역에서의 DSC는 (5), (6) 및 그림 1과 같이 정의되며, 여기서 $\overline{T}$는 추정 시간, $\omega_g$는 계통 각주파수를 나타낸다.

(5)와 (6)에서 DSC 출력은 현재 신호와 지연된 신호의 선형 조합으로 구성되며, 추정 지연 시간과 지연 위상 보정 $R(\theta)$은 제거하고자 하는 고조파 차수에 따라 결정된다. 단일 구조의 DSC는 $n$에 따른 특정 고조파만을 제거할 수 있어 여러 고조파 성분을 동시에 저감하기 위해서는 복수의 DSC 연산자를 직렬로 연결한 CDSC 구조가 필요하다.

4.1 시뮬레이션 결과

본 논문에서 제안하는 PLL 알고리즘을 검증하기 위해 PSIM을 이용한 시뮬레이션을 수행하였다. 그림 3은 R상과 S상에 50% 전압 크기 불균형이 발생한 조건에서 제안된 CDSC-PLL의 상별 위상각 추정 결과를 나타낸다. 시뮬레이션 결과로부터 제안된 알고리즘은 불균형 조건에서도 각 상의 위상각을 독립적으로 추정할 수 있음을 검증하였다. 제안된 CDSC-PLL의 성능을 검증하기 위해 기존 MAF-PLL^[10]과 기본적인 CDSC-PLL을 두 가지 테스트 조건에서 비교·분석하였다. 성능 평가에 사용된 테스트 조건은 그림 4와 같으며, 세부 조건은 다음과 같다.

• 테스트 조건 1 (그림 4(a)) : T상 전압은 계통 전압의 최댓값인 311V, R, S상 전압은 50% 전압 크기 불균형 조건

• 테스트 조건 2 (그림 4(b)) : R상 전압에 0.2 p.u. S상에 0.1 p.u.의 DC offset 전압 주입 조건

각 PLL 기법의 위상 추정 성능을 비교하기 위해 R상을 기준으로 위상각에 대한 과도상태 동적 응답과 정상상태 위상 추정 오차를 두 가지 테스트 조건에서 분석하였다. 각 기법은 PLL의 PI 이득을 $K_p = 5$, $K_i = 5000$으로 동일하게 설정하여 진행하였다. 그림 5는 그림 4의 두 가지 테스트 조건에서 MAF-PLL, 기존 CDSC-PLL, 제안된 PLL의 R상 위상오차를 비교한 시뮬레이션 결과이다. 위상각에 대한 과도상태 동적 응답은 $\pm 0.5^\circ$를 기준으로 정착시간을 분석하였고, 정상상태 위상오차는 기준 계통 위상각과 각 PLL의 추정 위상각의 차이로 분석하여 RMS로 나타내었으며, 값은 표 1에 나타나 있다. 그림 5 (a)에서 MAF-PLL은 전압 크기 불균형 조건 인가 후 큰 과도오차와 감쇠 진동을 보였으며, 정상상태에서 주기적인 위상오차 리플이 지속되었고, RMS 위상오차는 0.698°로 나타났다. 기존 CDSC-PLL과 제안된 PLL의 정착시간은 각각 42ms와 43.6ms로 나타났다. 반면 정상상태 RMS 위상오차는 기존 CDSC-PLL의 0.00672°에서 제안된 PLL의 0.00446°로 약 33.6% 감소하였다.

그림 6 S, T상 50% 전압 크기 불균형 조건에서의 R상 위상오차

Fig. 6 R-phase phase error under S, T-phase 50% voltage magnitude imbalance condition

그림 5 (b)에서도 DC offset 불균형 조건 인가 후 기존 CDSC-PLL과 제안된 PLL의 정착시간은 각각 13.62ms, 14.086ms로 나타났으며, 정상상태 RMS 위상오차는 0.007535°, 0.005574°로 약 26% 감소하였다. 반면 MAF-PLL은 DC offset 인가 후에도 큰 주기성 위상오차가 지속되었다. 이는 MAF가 불균형 및 DC offset 불균형 조건에서 발생하는 고조파 성분을 충분히 억제하지 못함을 의미한다. 이를 통해 전압 크기 불균형 조건과 DC offset 불균형 조건에서 CDSC-PLL이 MAF-PLL보다 정상상태 위상 리플 억제에 효과적이며, 제안된 평균 기반 보상 기법을 적용할 경우 잔류 위상오차를 추가적으로 감소시킬 수 있음을 확인하였지만, 평균 기법에 의해 과도상태에서는 불균형 조건에 따라 특정 상의 추정오차가 평균값에 반영되어 다른 상의 보상에도 영향을 줄 수 있다. 따라서 불균형의 조건 및 크기에 따라 동적 응답이나 위상오차 성능이 제한될 수 있다.

그림 6은 S, T상에 50% 전압 크기 불균형이 인가된 조건에서 R상의 위상오차를 PLL별로 비교한 결과를 나타낸다. 기존 CDSC-PLL과 제안된 PLL은 정상상태에서 MAF-PLL에 비해 위상오차가 크게 감소하였으며, R상이 정상 상임에도 제안된 PLL은 상간 정보를 이용한 평균 기반 보상을 통해 기존 CDSC-PLL에 남아 있는 잔류 위상오차를 0.0125°에서 0.00972°로 약 22.2% 저감시켰다. 하지만 전압 불균형이 인가되는 과도구간에서는 제안된 PLL의 R상 위상오차에 기존 CDSC-PLL보다 상대적으로 큰 과도응답이 나타난다. 이는 불균형 발생 직후 S, T상의 추정 각주파수에 발생한 과도성분이 평균 각주파수 계산에 반영되고, 해당 평균값이 R상의 보상에도 사용됨에 따라 직접적인 전압 외란이 없는 R상의 위상 추정에도 일시적인 영향을 줄 수 있다. 다만 이러한 영향은 급격한 불균형이 발생하는 과도구간에서 나타나며, 이후 위상오차가 안정적으로 수렴하고, 상대적으로 완만한 불균형 조건이나 정상상태에서는 평균 기반 보상 기법의 주파수 및 위상 리플 저감에 따른 위상 추정 정확도를 향상시킬 수 있다.

그림 7 실험 구성

Fig. 7 Experimental setup

4.2 실험 결과

그림 7은 본 실험에 적용된 하드웨어 시스템의 구성을 나타낸다. 그리드 시뮬레이터의 계통 전압은 전압 센서를 통해 TMS320F28377S로 입력되고 DSP 내부에서 실시간 PLL 연산이 수행되었다. 각 기법은 시뮬레이션과 동일하게 PLL의 PI 이득을 $K_p = 5$, $K_i = 5000$으로 설정하고, 제어 알고리즘의 샘플링 주파수는 20kHz이며, 정상상태에서 추정 각주파수의 512개의 연속 데이터를 취득하여 MATLAB을 이용해 분석하였다. FFT는 주파수 성분의 위치와 분포를 확인하기 위한 정성적 분석에 이용하였으며, 120Hz와 180Hz 리플의 정량적인 진폭은 시간영역의 추정 각주파수 데이터에 해당 주파수의 정현파 성분을 최소제곱법으로 산출하였다. 또한 각 리플 성분의 존재 및 상대적 크기를 분리하여 확인하기 위해 Q=3인 BPF를 적용하였고, 최소제곱법으로 산출된 각 리플 성분의 진폭은 peak값으로 나타내었으며, 추정 각주파수를 분석하므로 단위는 rad/s이다. 실험 결과는 각 불균형 조건에서 10회의 반복시험을 수행하였으며, 정상상태에서 취득한 데이터를 이용하여 각 리플 성분의 평균값을 그림 8에 나타내었다. 그림 8은 그림 4의 테스트 조건에서 각 PLL 기법의 주파수 영역에서의 R상 고조파 감쇠 특성을 비교한 결과이다. 그림 8의 (a)에서 기존 MAF, CDSC와 제안된 CDSC의 2차 고조파가 각각 0.6rad/s, 0.0013rad/s, 0.00034rad/s이며, 3차 고조파는 0.023rad/s, 0.0035rad/s, 0.0026rad/s로 나타난다.

그림 8 테스트 조건에 따른 각 PLL 기법의 고조파 감쇠 특성 비교 (a) R, S상 50% 전압 크기 불균형 (b) DC offset 주입 (R상 : 0.2 p.u. S상 : 0.1 p.u.)

Fig. 8 Comparison of Harmonic Attenuation Characteristics of PLL Techniques under Test Conditions (a) 50% voltage magnitude unbalance in phases R and S (b) DC offset injection (phase R : 0.2 p.u. phase S : 0.1 p.u.)

그림 8의 (b)에서는 2차 고조파가 4.95rad/s, 0.11rad/s, 0.05rad/s이며, 3차 고조파는 0.62rad/s, 0.035rad/s, 0.028rad/s로 나타난다. 실험 결과로부터 MAF-PLL은 두 가지 테스트 조건에서 가장 큰 2차 및 3차 고조파 성분이 있음을 확인할 수 있다. 이는 MAF 기반 구조가 불균형 및 DC offset 조건에서 발생하는 저차 고조파 성분을 충분히 억제하지 못함을 의미한다. 반면, 기존 CDSC-PLL은 MAF-PLL 대비 2차 및 3차 고조파 성분을 크게 저감하였으며, 제안된 CDSC-PLL은 상간 정보의 상관관계를 활용한 평균 기반 보상 기법을 적용하여, 기존 CDSC-PLL보다 2차 고조파 성분을 추가로 저감하였다. 하지만 단순 평균에 의한 이론적 상쇄가 보장되지 않는 3차 고조파 성분도 실제 불균형 조건에서 각 상의 3차 잔류 리플의 진폭과 위상이 동일하지 않으므로, 실험 결과에서 일부 저감됨을 확인하였다. 결론적으로, 제안된 CDSC-PLL은 전압 불균형 및 DC offset 주입 조건에서 기존 MAF-PLL 및 CDSC-PLL보다 추정 각주파수의 저차 고조파 성분을 효과적으로 저감함으로써 향상된 주파수 추정 성능을 실험적으로 검증하였다.