김미진
(Mijin Kim)
1iD
유다희
(Dahui Yoo)
1iD
이호준
(Ho-Jun LEE)
†iD
-
(Dept. of Electrical Engineering, Pusan National University, Korea.)
Copyright © The Korean Institute of Electrical Engineers(KIEE)
Key words
Silicon Carbide, 4H-SiC MOSFETs, Power semiconductor, Power Cycling Test, Interfacial degradation
1. Introduction
실리콘 카바이드(SiC) 전력 전자 소자는 우수한 물성에서 비롯된 우수한 전기적 특성으로 상용화의 수준을 넘어 높은 신뢰성을 요구하는 제품군에 적용되고
있다(1)-(4). 최근 연구는 높은 신뢰성을 검증하기 위해 다양한 표준 신뢰성 테스트를 사용하여 SiC 전력 소자의 신뢰성 문제에 집중하고 있다(5). 신뢰성 테스트 중 Power Cycling Test(PCT)는 다양한 응용 분야에서 전력 전자 소자의 실제 작동을 가장 잘 모방하는 효과적인 신뢰성
테스트로 잘 알려져 있다(6)-(7). 또한 bond wire 열화 및 solder 열화 등을 포함하는 패키지 열화 또는 반도체 자체의 열화에 대한 전력 소자의 견고성을 평가하는 데
사용되기도 한다. 소자와 관련된 고장 대부분은 over-stress 조건에 의해 발생하기 때문에 PCT를 통해 반도체 자체의 열화를 분석하고자 한다.
본 논문에서는 PCT 이후 SiC MOSFET의 전기적 특성 변화를 조사하고 다양한 분석 장비와 시뮬레이션을 이용하여 고장 모드를 분석하였다.
2. Test setup
일관되고 신뢰할 수 있는 결과를 위해 Mentor Gaphics사의 MicReD Inustrial Power Tester 1500A를 사용하여 power
cycling test를 진행하였다 [그림 1]. 또한 DUT(Device Under Test)로 1200V의 항복전압(BV) 및 80mΩ의 ON 상태 저항 (RDS,on)을 특징으로 하는 상용 4H-SiC MOSFET인 Cree사의 C2M0080120D를 선택하였다.
Fig. 1. Power Cycling Tester Mentor Graphics’ MicReD Inustiral Power Tester 1500A
2.1 Power Cycling Test Mechanism
그림 2는 일반적인 Power Cycling Test의 등가 회로도와 부하 전류 및 접합 온도(Tj)의 파형이다(6). ON 상태에서 DUT는 부하 전류에 의해 가열되고, 이는 RDS,on 및 Tj 증가로 인해 전력 전자 소자 자체에 손실을 생성한다. OFF 상태에서 DUT는 부하 전류가 없는 상태에서 냉각되고 Tj는 감소한다. 이때, 부하전류를 미세하게 제어하는 방식으로 온도를 제어하면서 사이클을 반복한다.
Fig. 2. (a) The equivalent circuit (b) load current and junction temperature wave
of Power Cycling Test
여기서 ΔTj는 접합 온도 구배, T
j,max는 접합 온도의 최대값, T
j,min은 접합 온도의 최소값 그리고 T
jm은 평균 접합 온도이다. 접합 온도 구배는 접합 온도의 최대값에서 접합 온도의 최소값을 뺀 값이며 평균 접합 온도는 접합 온도의 최대값과 접합 온도의
최소값의 평균 값이다.
2.2 Temperature sensitive electrical parameters
대부분의 PCT에서는 접합 온도를 측정하기 위해서는 열화상 카메라나 내부에 광학 센서를 내장하여 실현될 수 있다. 그러나 접합 온도는 반도체 내부에
위치하여 위와 같은 구현을 실현하기 위해선 전력 소자의 변형이 필요하다. 반면, Temperature sensitive electrical parameters(TSEPs)에
기반한 사용 방법은 전력 전자 소자의 변형이 필요하지 않으며 센서의 응답속도가 또한 상대적으로 빠르다(8).
일반적으로 SiC MOSFET에서 사용되는 TSEP는 저전류 및 역방향 게이트 전압에서의 노화의 영향을 받지 않아 전력 전자 소자의 수명 동안 일관된
접합 온도를 제공하는 body-diode voltage drop이다(9). Body-diode에 흐르는 전류를 온도에 관한 식으로 변경한 후 sensing current를 일정하게 흐르게 하면서 body-diode voltage
drop(VSD)를 변화시켜 접합 온도를 계산한다.
여기서, ISD는 sensing current, VSD는 body-diode voltage drop, κB는 Boltzmann constant이다.
2.2 Test conditions
표 1은 접합 온도, cycling on/off time 및 stop criteria에 대한 power cycling test 조건을 나타낸다. LESIT
프로젝트를 기반으로 한 PCT는 일정한 on-time(ton) 및 off-time(toff)에 대해 접합 온도 변화율(△Tj)을 유지하는 전략을 선택하였다.
표준 신뢰성 테스트 기준에서 제시하는 고장 기준은 DUT의 ON 상태 drain to source voltage drop(VDS,on)가 5~20%
증가하는 것이다(6). 본 논문에서는 VDS, on이 10% 증가했을 때 고장이 발생한 것으로 판단하였다. PCT 전후의 전기적인 특성을 조사하기 위해 전력 전자 소자
분석기인 Keysight사의 B1506A와 반도체 파라미터 분석기인 Keithely사의 4200을 이용하여 DUT를 전기적으로 특성화하였다.
3. Results and Discussion
4H-SiC MOSFET의 inversion 채널에 대한 높은 Tjm 및 큰 ΔTj에 대한 가혹한 PCT 조건의 영향을 조사하기 위해 전계 효과 이동도 추정과 유사한 방식으로 매우 낮은 드레인 전압에서 전달 곡선을
측정하였다. 그림 3은 PCT 전후의 VDS=50mV에서 측정된 전달 곡선 및 전달 컨덕턴스 곡선의 비교이다. 전달 컨덕턴스의 최댓값은 PCT 이후 5mS (55mS→50mS) 감소하였다.
전계 효과 이동도 (채널 이동도)는 전달 컨덕턴스의 최댓값에 선형적으로 비례함을 방정식(5)를 통해 알 수 있다.
여기서 L
g는 게이트 길이, g
m는 전달 컨덕턴스 최댓값, W
g는 게이트 폭, C
ox는 gate oxide 커패시턴스 그리고 VDS는 드레인-소스 전압이다. 이는 MOSFET의 채널 영역의 열화로 인해 PCT 이후 채널 이동도가 감소할
가능성을 의미한다. 채널 이동도는
식(5)처럼 간단하게 결정할 수 없지만 다른 결과도 이를 뒷받침한다.
일반적으로 SiC의 경우, 채널 이동도는 SiC와 SiO2 사이에 높은 계면 결함 밀도에 의해 작은 값을 가진다(10). 계면 결함은 채널 이동도를 감소시킬 뿐만 아니라 소자가 동작 상태일 때 반도체 에너지 밴드 내부의 금지대 위치하여 캐리어를 포획하여 전류 전도에
기여하는 캐리어를 감소시키며 채널 이동도를 저하시킨다(11). n채널 MOSFET이 inversion 상태에 놓이게 되면, 페르미 레벨은 4H-SiC의 전도대의 끝부분으로 향하고 페르미 레벨 밑의 계면 상태에
전자가 포획되어 계면 상태가 모두 채워진다. 이때 계면 결함은 비어 있을경우 중성이며 전자가 채워져 있을 경우에는 음의 전하를 띄며 이를 acceptor-like
trap이라고 한다.
Table 1. Power Cycling Test conditions
|
sample No.
|
7
|
|
△Tj (K)
|
110
|
|
Tjm (℃)
|
120
|
|
ton (s)
|
2
|
|
toff (s)
|
4
|
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VGS,on (V)
|
18
|
|
VGS,off (V)
|
-5
|
|
ISD (mA)
|
-80
|
|
Von,max (%)
|
10
|
Fig. 3. Comparison of transfer and transconductance curve at VDS=50mV before and after
PCT
그림 4는 PCT 전후의 게이트-드레인 커패시턴스 곡선의 비교와 Silvaco atlas를 이용하여 얻은 시뮬레이션 결과이다. 시뮬레이션은 다양한 문헌에서
볼 수 있는 MOSFET 구조 매개변수의 일반적인 값을 사용하였다
(12).
Fig. 4. Comparison of gate-to-drain capacitance curve before and after PCT (a) test
result (b) simulation result
Fig. 5. Transmission electron microscope(TEM) image of SiO2/SiC interface (a) before (b) after PCT
PCT 이후 VG≥0.5V 영역의 게이트-드레인 커패시턴스 곡선은 약간 양의 방향으로 이동하였다. 채널 영역에 acceptor-like trap이
PCT 이후에 증가했다고 가정했을 때 시뮬레이션 결과는 VG≥10V 영역에서 실험 결과와 유사하다. 실험 결과와 시뮬레이션 결과에서 strong inversion에
대한 게이트 전압 차이는 시뮬레이션에 사용된 부정확한 구조 매개변수에서 비롯된다. 하지만 시뮬레이션 결과는 PCT 이후의 채널 열화에 대한 많은 통찰력을
제공한다. 이에 따라 채널의 자유 전자가 감소하여 강한 inversion을 위해 게이트 바이어스 근처에서 커패시턴스가 낮아진다. SiO
2/SiC 계면의 높은 계면 밀도로 인한 낮은 채널 이동도는 전달 특성 열화에 영향에 시사하는 점은 이미 잘 알려진 사실이다.
그림 5는 PCT 전후의 SiC와 게이트 산화물 사이의 채널 영역 TEM(Transmission electron microscope) 측정 이미지이다. PCT
이후 채널 영역의 SiO2/SiC 계면에 희미한 흰 줄이 생성되었다. 이는 SiO2/SiC 계면의 조성변화로 볼 수 있다. 이러한 현상은 일반적인 것은 아니다.
사실 SiO2/SiC 계면에서의 어떤 변화, 예를 들면 surface roughness의 증가도 이러한 오류를 만들어 낼 수도 있다. 보다 면밀한 검토를 위해서는
계면에 대한 심층적인 분석 이 필요하다. 그러나 분명한 것은 SiO2/SiC 계면의 열화로 인해 전자 이동도가 감소했다는 사실이다.
그림 6은 PCT이후 SiO2/SiC 계면 열화로 인해 증가한 게이트 누설 전류 곡선을 나타낸다. 계면 결함으로 증가로 인한 누설 전류의 발생은 손실 증가 및 시스템 오작동을
유발할 수 있다.
Fig. 6. Gate to Drain leakage current curves before and after PCT
4. Conclusion
본 실험에서는 신뢰성 테스트인 Power Cycling Test를 통해 4H-SiC MOSFET discrete 소자의 불량 원인을 분석하였다. PCT
이후에 게이트-드레인 커패시턴스 곡선은 positive shift 함을 보였으며 이를 통해 acceptor-like trap인 계면 결함이 채널 영역에서
증가함을 알 수 있었다. TEM 이미지의 SiO2/SiC 계면에 생성된 희미한 흰 줄은 SiO2/SiC 계면의 변화를 보여준다. 이러한 SiO2/SiC 계면의 변화는 계면 결함을 증가시키며 채널 이동도 감소를 감소시킨다.
Acknowledgements
본 연구는 2022년도 정부(산업통상자원부)의 재원으로 한국산업기술진흥원의 지원을 받아 수행된 연구임 (P0012451, 2022년 산업전문인력역량강화사업)
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저자소개
1998년 3월 1일생, 2021년 한국해양대학교 공과대학 전자전기정보학부 졸, 현재 부산대학교 대학원 전기전자공학과 석사과정.
Tel : 051-510-2746
E-mail : ee05246@pusan.ac.kr
1999년 3월 3일생, 2022년 부산대학교 공과대학 물리학과 졸업, 현재 부사대학교 대학원 전기공학과 석사과정.
Tel : 051-510-2746
E-mail : 201812138@pusan.ac.kr
1996년 10월 14일생, 1989년 서울대학교 공대 전기공학과 졸업, 1991년 동 대학원 전기공학과 졸업(석사), 1996년 동 대학원 전기공학부
졸업(공박), 현재 부산대 공대 전기공학과 정교수
Tel : 051-510-2301
E-mail : hedo@pusan.ac.kr